FPGA 設(shè)計(jì)開發(fā)過程中，軟件是工程師必不可少的工具，好的軟件開發(fā)環(huán)境可以簡化設(shè)計(jì)者的設(shè)計(jì)流程，縮短開發(fā)時(shí)間，提升整體設(shè)計(jì)效率。

京微齊力2025福晞軟件工具，在舊版基礎(chǔ)上結(jié)合其在 FPGA 項(xiàng)目的實(shí)際開發(fā)和應(yīng)用過程中的綜合表現(xiàn)進(jìn)行多項(xiàng)優(yōu)化和配置提升，從性能到時(shí)序，新版福晞軟件開發(fā)環(huán)境大大提升了工程師在 FPGA 設(shè)計(jì)過程中的效率和準(zhǔn)確性。

京微齊力2025福晞軟件工具

設(shè)計(jì)性能優(yōu)化

在 FPGA 設(shè)計(jì)領(lǐng)域，性能通常指的是電路在滿足所有時(shí)序約束的前提下，設(shè)計(jì)能夠達(dá)到的最高工作時(shí)鐘頻率，即通俗所說的 fmax，這也是衡量 FPGA 設(shè)計(jì)性能的核心指標(biāo)。

實(shí)現(xiàn)時(shí)序收斂是設(shè)計(jì)開發(fā)過程中一個(gè)極其耗時(shí)的環(huán)節(jié)。如果設(shè)計(jì)的性能未能滿足預(yù)期，可能需要進(jìn)行多輪迭代優(yōu)化，這將導(dǎo)致開發(fā)進(jìn)度放緩，甚至出現(xiàn)延期。

為了克服這一挑戰(zhàn)，我們對于2025版福晞軟件采取了一系列的優(yōu)化措施。例如，開發(fā)了 retiming 算法來降低邏輯級數(shù)，挖掘 FPGA 架構(gòu)的潛力以提高布局布線的靈活性。此外，此次優(yōu)化還引入了 ixplorer 流程，該流程能夠自動(dòng)搜索合適的軟件參數(shù)，進(jìn)一步提升性能。

這些優(yōu)化措施在基于 HME-P1 工業(yè)相機(jī)項(xiàng)目中取得了顯著成效，在三個(gè)關(guān)鍵的時(shí)鐘域（CPU、千兆網(wǎng)和 ISP）的 fmax 性能上，我們實(shí)現(xiàn)了15%至20%的提升。以下是三個(gè)不同型號的工業(yè)相機(jī)設(shè)計(jì)及其變種分別執(zhí)行 ixplorer flow 后搜索到的最優(yōu)結(jié)果，單位為 MHz。其中 183 設(shè)計(jì)的 lut 利用率為 69%，EMB 利用率為 85%。

軟件運(yùn)行時(shí)間優(yōu)化

在 FPGA 的設(shè)計(jì)開發(fā)過程中，軟件的運(yùn)行時(shí)間直接關(guān)系到用戶的設(shè)計(jì)體驗(yàn)和開發(fā)效率。尤其關(guān)鍵的是布線階段，它往往占據(jù)了整個(gè)設(shè)計(jì)流程的大部分時(shí)間。為了解決這一問題，我們針對性的開發(fā)了相應(yīng)的優(yōu)化算法。通過優(yōu)化綜合后的網(wǎng)絡(luò)拓?fù)浣Y(jié)構(gòu)、調(diào)整布局以降低擁塞，以及對布線算法進(jìn)行深入優(yōu)化，從而成功的顯著減少了布線時(shí)間。

以下是我們部分測試結(jié)果的匯總：2025版本軟件的布線時(shí)間約為2023年版本的36%，平均減少64%。大部分設(shè)計(jì)來源于客戶提供的網(wǎng)表文件，少量設(shè)計(jì)來源于 intel 公開測試集。

軟件時(shí)序報(bào)告準(zhǔn)確性優(yōu)化

在 FPGA 設(shè)計(jì)開發(fā)過程中遇到問題時(shí)，進(jìn)行時(shí)序違例檢查是一種非常有效的診斷手段。一份精確的時(shí)序報(bào)告對于用戶來說至關(guān)重要，因?yàn)樗梢詭椭こ處焸冄杆贉?zhǔn)確地定位問題所在。

為了提升時(shí)序報(bào)告的準(zhǔn)確性，我們實(shí)施了一系列優(yōu)化策略。包括采用 spice 仿真技術(shù)獲取更精確的延時(shí)數(shù)據(jù)、進(jìn)行上板實(shí)測來校準(zhǔn)，以及在高低溫環(huán)境下進(jìn)行功能驗(yàn)證。此外，我們還收集了已量產(chǎn)設(shè)計(jì)的實(shí)際測試環(huán)境。

我們進(jìn)一步引入了 ixplorer 流程，生成了多個(gè)運(yùn)行結(jié)果，并對這些結(jié)果進(jìn)行了逐一驗(yàn)證，以確保時(shí)序報(bào)告的準(zhǔn)確性。以下是我們收集到的測試環(huán)境設(shè)計(jì)列表：

基于 HME-HR03 芯片的屏顯設(shè)計(jì)：為屏顯技術(shù)提供精確的時(shí)序驗(yàn)證。

基于 HME-H3 的屏顯設(shè)計(jì)：進(jìn)一步增強(qiáng)了我們對屏顯設(shè)計(jì)時(shí)序問題的理解。

基于 HME-P0 的 LED 接收卡設(shè)計(jì)：針對 LED 接收卡的特定需求進(jìn)行時(shí)序分析。

通過這些綜合措施，京微齊力致力于為用戶提供更為可靠和精確的時(shí)序報(bào)告，以優(yōu)化用戶、工程們的開發(fā)體驗(yàn)。

關(guān)于京微齊力

京微齊力（北京）科技股份有限公司注冊在北京經(jīng)濟(jì)技術(shù)開發(fā)區(qū)，總部位于亦莊。同時(shí)，公司在上海、深圳設(shè)有子公司，組建了技術(shù)支持，市場銷售及子研發(fā)團(tuán)隊(duì)。公司是國內(nèi)較早進(jìn)入自主研發(fā)、規(guī)模生產(chǎn)、批量銷售通用 FPGA 芯片及新一代異構(gòu)可編程計(jì)算芯片的企業(yè)之一。其產(chǎn)品將 FPGA 與 CPU、MCU、Memory、ASIC、AI 等多種異構(gòu)單元集成在同一芯片上，實(shí)現(xiàn)了可編程、自重構(gòu)、易擴(kuò)展、廣適用、多集成、高可靠、強(qiáng)算力、長周期等特點(diǎn)，為用戶提供高性價(jià)比的系統(tǒng)解決方案。