ADC3664-xEP器件是一款低噪聲、超低功耗、14位、125MSPS、高速雙通道ADC。該器件專(zhuān)為最低噪聲性能而設(shè)計(jì)，可提供 -156.9dBFS/Hz 的噪聲頻譜密度以及線(xiàn)性度和動(dòng)態(tài)范圍。ADC3664-xEP 提供 IF 采樣支持，使該器件專(zhuān)為廣泛的應(yīng)用而設(shè)計(jì)。高速控制環(huán)路受益于低至一個(gè)時(shí)鐘周期的短延遲。ADC在125MSPS時(shí)僅消耗100mW/ch，功耗在較低采樣率下也能很好地?cái)U(kuò)展。

ADC3664-xEP 使用串行 LVDS （SLVDS） 接口輸出數(shù)據(jù)，從而最大限度地減少數(shù)字互連的數(shù)量。該設(shè)備支持雙通道、單通道和半通道選項(xiàng)。該器件支持–55°C至+105°C的擴(kuò)展溫度范圍。
*附件：adc3664-sep.pdf

特性

• 耐輻射（僅限 -SEP）：
  • 單事件閂鎖 （SEL） 免疫高達(dá) LET = 43 MeV-cm2/mg
  • 單事件功能中斷 （SEFI） 表征高達(dá) LET = 43 MeV-cm2/mg
  • 總電離劑量（TID）：30krad（Si）
• 增強(qiáng)型產(chǎn)品（-EP 和 -SEP）：
  • 符合 ASTM E595 釋氣規(guī)范
  • 供應(yīng)商物料圖紙 （VID）
  • 溫度范圍：–55°C 至 105°C
  • 一個(gè)制造、組裝和測(cè)試站點(diǎn)
  • 金鍵合絲，NiPdAu 引線(xiàn)表面處理
  • 晶圓批次可追溯性
  • 延長(zhǎng)產(chǎn)品生命周期
• 雙通道，125MSPS ADC
• 14 位分辨率（無(wú)遺漏代碼）
• 本底噪聲：–156.9dBFS/Hz
• 低功耗：100mW/ch（125MSPS 時(shí)）
• 延遲：2 個(gè)時(shí)鐘周期
• 電壓基準(zhǔn)選項(xiàng)：
  • 外部：1 至 125MSPS
  • 內(nèi)部：100 至 125MSPS
• 輸入帶寬：200MHz （3dB）
• INL：±2.6 LSB;DNL：±0.9 LSB（典型值）
• 片上 DSP（可選/可旁路）
  • 抽取 2、4、8、16、32
  • 32 位 NCO
• 串行LVDS數(shù)字接口（2線(xiàn)、1線(xiàn)和1/2線(xiàn)）
• 小尺寸：40 QFN （5 × 5mm） 封裝
• 頻譜性能 （fIN = 5MHz）：
  • 信噪比：77.5dBFS
  • SFDR：84dBc HD2、HD3
  • SFDR：92dBFS 最差支線(xiàn)

參數(shù)

方框圖

一、產(chǎn)品基礎(chǔ)信息與核心差異

ADC3664-SEP 與 ADC3664-EP 同屬 ADC3664-xEP 系列，核心架構(gòu)均為 14 位雙通道同步采樣 ADC，共享低功耗、高動(dòng)態(tài)范圍特性，主要差異集中在抗輻射能力與應(yīng)用場(chǎng)景，具體參數(shù)對(duì)比如下：

二、關(guān)鍵功能特性詳解

1. 模擬輸入與信號(hào)調(diào)理

1.1 模擬輸入特性

• 輸入范圍與阻抗 ：差分輸入滿(mǎn)量程 3.2Vpp，共模輸入電壓 0.9-1.0V（典型 0.95V）；直流差分輸入電阻 8kΩ，輸入電容 5.4pF，等效輸入網(wǎng)絡(luò)含采樣開(kāi)關(guān)與匹配電阻（如圖 7-1 等效輸入網(wǎng)絡(luò)所示），適配高頻信號(hào)。
• 線(xiàn)性度指標(biāo) ：全溫度范圍（-55°C 至 105°C）內(nèi)，INL 最大 ±7.5LSB（典型 ±2.6LSB）、DNL 最大 ±1.8LSB（典型 ±0.9LSB）；增益誤差最大 ±3% FSR（內(nèi)部基準(zhǔn)）、±2% FSR（外部基準(zhǔn)），溫度漂移最大 106ppm/°C（內(nèi)部基準(zhǔn)）、57ppm/°C（外部基準(zhǔn)），保障寬溫域測(cè)量精度。
• 噪聲性能 ：150Hz 帶寬內(nèi)輸入噪聲低，5MHz 輸入時(shí) THD 典型 - 80dBc，二次 / 三次諧波失真（HD2/HD3）典型 - 84dBc，無(wú)雜散動(dòng)態(tài)范圍（SFDR）典型 92dBFS，適合弱信號(hào)采集。

1.2 基準(zhǔn)電壓配置

• 內(nèi)部基準(zhǔn) ：默認(rèn)啟用 1.6V 內(nèi)部基準(zhǔn)，需在 VREF 引腳外接 10μF+0.1μF 陶瓷去耦電容，基準(zhǔn)溫度漂移 6-20ppm/°C，輸出阻抗 8Ω，額外消耗 4mA 模擬電流。
• 外部基準(zhǔn) ：支持兩種外部基準(zhǔn)模式：一是直接接入 1.6V 外部基準(zhǔn)（VREF 引腳），負(fù)載電流 1mA；二是接入 1.2V 外部基準(zhǔn)（REFBUF/CTRL 引腳），通過(guò)內(nèi)部增益緩沖放大至 1.6V，負(fù)載電流＜100μA，需在 REFBUF/CTRL 引腳額外外接 10μF+0.1μF 去耦電容。

2. 數(shù)字處理與接口功能設(shè)計(jì)

2.1 數(shù)字下變頻器（DDC）

• 抽取與濾波 ：支持實(shí)抽取（無(wú)混頻，僅低通濾波）與復(fù)抽?。ê?NCO 混頻），抽取倍數(shù) 2/4/8/16/32，復(fù)抽取時(shí)通帶帶寬約為采樣率的 80%，阻帶抑制≥85dB；實(shí)抽取通帶帶寬為復(fù)抽取的 1/2，適合不同帶寬需求場(chǎng)景。
• NCO 配置 ：32 位數(shù)控振蕩器（NCO），頻率范圍 - FS/2 至 + FS/2，通過(guò)公式 NCO =fNCO ? ×232**/FS?（正頻率）或NCO**=**(**f**NCO**?**+**F**S**?**)**×**2**32**/**F**S**?（負(fù)頻率）計(jì)算配置值，支持相位反轉(zhuǎn)，可通過(guò) SYNC 引腳或寄存器重置相位。
• 數(shù)據(jù)增益補(bǔ)償 ：復(fù)抽取時(shí)信號(hào)經(jīng)混頻后幅度衰減 6dB，實(shí)抽取衰減 3dB，可通過(guò)寄存器配置 3dB 或 6dB 數(shù)字增益補(bǔ)償，避免 SNR 損失。

2.2 LVDS 數(shù)據(jù)接口

• 接口模式 ：支持三種輸出模式，適配不同數(shù)據(jù)速率需求：
  • 2 路模式：雙通道分別從 DA0/DA1（通道 A）、DB0/DB1（通道 B）輸出，14 位時(shí)序列化倍數(shù) 7x，DCLK 頻率 = 3.5×FS。
  • 1 路模式：雙通道數(shù)據(jù)合并從 DA0/DB0 輸出，14 位時(shí)序列化倍數(shù) 14x，DCLK 頻率 = 7×FS。
  • 1/2 路模式：雙通道數(shù)據(jù)進(jìn)一步合并從 DA0 輸出，14 位時(shí)序列化倍數(shù) 28x，DCLK 頻率 = 14×FS。
• 輸出格式 ：支持 14/16/18/20 位輸出分辨率，16 位及以上時(shí)低位補(bǔ) 0；數(shù)據(jù)格式可通過(guò)寄存器（0x8F/0x92）配置為二進(jìn)制補(bǔ)碼（默認(rèn)）或偏移二進(jìn)制，適配不同后端處理需求。
• 時(shí)序特性 ：延遲低至 1-2 個(gè)時(shí)鐘周期（1/2 路 / 1 路模式 1 周期，2 路模式 2 周期），孔徑抖動(dòng)典型 250fs，確保高速信號(hào)采集的實(shí)時(shí)性。

3. 電源與可靠性設(shè)計(jì)

3.1 電源配置

• 供電體系 ：需雙電源供電，模擬電源（AVDD）1.75-1.85V（典型 1.8V），為 ADC 與模擬電路供電；I/O 電源（IOVDD）1.75-1.85V（典型 1.8V），為 LVDS 接口與數(shù)字電路供電，無(wú)電源上電順序要求。
• 功耗特性 ：125MSPS 時(shí)，AVDD 電流典型 64mA（外部基準(zhǔn)）、68mA（內(nèi)部基準(zhǔn)），IOVDD 電流典型 47mA（2 路模式）；全局掉電模式下功耗僅 12mW，支持單獨(dú)關(guān)閉 ADC 通道、時(shí)鐘緩沖、基準(zhǔn)放大器等模塊，靈活平衡功耗與功能。

3.2 可靠性與防護(hù)

• ESD 防護(hù) ：人體放電模型（HBM）2500V，帶電器件模型（CDM）1000V，需遵循 ESD 防護(hù)流程操作，避免器件損壞。
• 熱性能 ：40 引腳 WQFN 封裝熱阻參數(shù)：結(jié)到環(huán)境（RθJA）30.7°C/W，結(jié)到板（RθJB）10.5°C/W，暴露熱焊盤(pán)需焊接至 PCB 接地平面，確保散熱效率。

三、電氣規(guī)格詳情（典型值，TA=25°C，AVDD=IOVDD=1.8V，1.6V 外部基準(zhǔn)）

3.1 直流電氣參數(shù)

3.2 交流電氣參數(shù)（fIN=5MHz，-1dBFS 輸入）

3.3 時(shí)序參數(shù)（125MSPS）

四、寄存器配置體系

器件包含 112 個(gè)可配置寄存器（地址 0x00-0xFF），核心寄存器按功能分類(lèi)如下，關(guān)鍵配置需通過(guò) SPI 接口完成（SEN/SCLK/SDIO 引腳）：

4.1 基礎(chǔ)配置寄存器

4.2 數(shù)字下變頻器（DDC）配置寄存器

五、應(yīng)用設(shè)計(jì)與布局建議

5.1 典型應(yīng)用場(chǎng)景

該系列 ADC 主要面向高頻、高動(dòng)態(tài)范圍數(shù)據(jù)采集場(chǎng)景，包括：

• 衛(wèi)星載荷 ：衛(wèi)星光學(xué)通信、成像、雷達(dá) / LIDAR 信號(hào)采集（ADC3664-SEP 為主）
• 工業(yè)設(shè)備 ：高速數(shù)據(jù)采集卡、軟件無(wú)線(xiàn)電（SDR）、超聲探傷（ADC3664-EP 為主）

5.1.1 頻譜分析儀應(yīng)用方案

• 電路結(jié)構(gòu) ：?jiǎn)味溯斎胄盘?hào)經(jīng) THS4541 全差分放大器轉(zhuǎn)換為差分信號(hào)，通過(guò)采樣毛刺濾波器（DC-30MHz 時(shí)用 33Ω 電阻 + 82nH 電感 + 33pF 電容）與 ADC 輸入匹配；時(shí)鐘采用低抖動(dòng)差分時(shí)鐘源，基準(zhǔn)選用外部 1.6V 高精度基準(zhǔn)（如 REF7040），ADC 輸出通過(guò) LVDS 接口連接 FPGA 進(jìn)行數(shù)據(jù)處理。
• 關(guān)鍵參數(shù) ：輸入信號(hào)帶寬 DC-30MHz，SNR≥75dBFS，THD≤-74dBc，滿(mǎn)足高頻信號(hào)頻譜分析需求。

5.2 電源與布局設(shè)計(jì)要點(diǎn)

5.2.1 電源去耦設(shè)計(jì)

• 去耦配置 ：AVDD 與 IOVDD 引腳均需并聯(lián) 10μF+0.1μF 陶瓷電容，且靠近引腳布局，避免過(guò)孔；推薦電源架構(gòu)為 “開(kāi)關(guān)電源 + LDO”，開(kāi)關(guān)電源（如 TPS7H4010-SEP）實(shí)現(xiàn)高效降壓，LDO（如 TPS73801-SEP）進(jìn)一步濾除噪聲，確保模擬電源噪聲≤1mVpp。
• 隔離要求 ：AVDD 與 IOVDD 需獨(dú)立布線(xiàn)，避免數(shù)字噪聲耦合至模擬電路；GND 與 IOGND 需單點(diǎn)連接，形成獨(dú)立接地平面。

5.2.2 PCB 布局準(zhǔn)則

• 差分信號(hào)布線(xiàn) ：模擬輸入（AINP/AINM、BINP/BINM）與時(shí)鐘輸入（CLKP/CLKM）需采用 100Ω 差分布線(xiàn)，長(zhǎng)度差≤5mil，避免過(guò)孔；LVDS 輸出（DA0/DA0M 等）采用緊密耦合 100Ω 差分布線(xiàn)，長(zhǎng)度匹配。
• 基準(zhǔn)防護(hù) ：VREF 與 REFBUF/CTRL 引腳的去耦電容需緊貼器件，布線(xiàn)長(zhǎng)度≤5mm，避免與數(shù)字線(xiàn)平行；REFM 引腳直接連接至模擬地，路徑阻抗≤1Ω。
• 熱設(shè)計(jì) ：暴露熱焊盤(pán)（Thermal Pad）需焊接至 PCB 接地平面，通過(guò)過(guò)孔與內(nèi)層地連接，確保散熱路徑通暢，避免結(jié)溫超過(guò) 105°C。

六、封裝與訂購(gòu)信息

6.1 封裝規(guī)格

• 封裝類(lèi)型 ：40 引腳 WQFN（型號(hào) RSB），尺寸 5mm×5mm，引腳間距 0.5mm，最大高度 0.8mm，暴露熱焊盤(pán)（面積約 3.15mm×3.15mm）用于散熱，焊盤(pán)推薦直徑 0.4mm，鋼網(wǎng)厚度 0.1mm。
• 焊接要求 ：MSL 等級(jí) 3（260°C 峰值回流，168 小時(shí)濕敏存儲(chǔ)），需遵循 JEDEC J-STD-020 標(biāo)準(zhǔn)，熱焊盤(pán)焊接覆蓋率≥75%，確保熱性能。