ADC3664-SP是一款低延遲、低噪聲、超低功耗、14位、125MSPS高速雙通道ADC。該器件專為實(shí)現(xiàn)最佳噪聲性能而設(shè)計(jì)，可提供 –156.9dBFS/Hz 的噪聲頻譜密度以及出色的線性度和動(dòng)態(tài)范圍。ADC3664-SP 提供直流精度和 IF 采樣支持，可實(shí)現(xiàn)各種應(yīng)用的設(shè)計(jì)。低延遲架構(gòu)（低至 1 個(gè)時(shí)鐘周期延遲）和高采樣率也支持高速控制環(huán)路。ADC在125MSPS時(shí)僅消耗100mW/ch，功耗隨采樣率而變化。

該器件使用串行LVDS（SLVDS）接口輸出數(shù)據(jù)，從而最大限度地減少數(shù)字互連的數(shù)量。該器件還集成了數(shù)字下變頻器 （DDC），有助于降低數(shù)據(jù)速率并降低系統(tǒng)功耗。該器件與 18 位、65MSPS ADC3683-SP 引腳兼容。該器件采用64引腳CFP封裝（10.9mm x 10.9mm），支持–55°C至+105°C的溫度范圍。
*附件：adc3664-sp.pdf

特性

• 篩查和輻射性能
  • QMLV 篩選和可靠性保證
  • 總電離劑量（TID）：300krad（Si）
  • 單事件閂鎖 （SEL）：75MeV-cm2/mg
• 環(huán)境溫度范圍：-55°C 至 105°C
• 雙通道ADC
• 14 位 125MSPS
• 本底噪聲：-156.9dBFS/Hz
• 低功耗：100mW/ch
• 延遲：2 個(gè)時(shí)鐘周期
• 時(shí)鐘速率與基準(zhǔn)電壓：
  • 外部基準(zhǔn)電壓源：1MSPS 至 125MSPS
  • 內(nèi)部基準(zhǔn)電壓源：100MSPS 至 125MSPS
• 14 位，無(wú)缺失代碼
• 輸入帶寬：200MHz （-3dB）
• INL：±2.6LSB;DNL：±0.9LSB
• 可選數(shù)字下變頻器 （DDC）：
  • 真實(shí)或復(fù)抽取
  • 抽取 2、4、8、16 和 32
  • 32 位 NCO
• 串行LVDS（SLVDS）接口（2線、1線和1/2線）
• 頻譜性能 （FIN = 5MHz）：
  • 信噪比：77.5dBFS
  • SFDR：84dBc HD2、HD3
  • 非 HD23：91dBc

參數(shù)

方框圖

一、產(chǎn)品概述

ADC3664-SP 是德州儀器推出的 輻射加固型（Rad-Hard）雙通道 14 位高速模數(shù)轉(zhuǎn)換器（ADC） ，核心優(yōu)勢(shì)為低噪聲、低延遲、超低功耗與高可靠性，專為太空、國(guó)防等高輻射環(huán)境設(shè)計(jì)，適配光學(xué)成像載荷、雷達(dá)成像載荷、衛(wèi)星通信載荷等關(guān)鍵應(yīng)用。該器件采用 10.9mm×10.9mm 64 引腳陶瓷扁平封裝（CFP，HBP），支持 - 55°C 至 + 105°C 寬溫工作，具備總電離劑量（TID）300krad（Si）、單粒子鎖定（SEL）75MeV?cm2/mg 的輻射耐受能力，滿足嚴(yán)苛空間環(huán)境對(duì)器件可靠性的要求。

二、核心參數(shù)與性能

三、硬件設(shè)計(jì)關(guān)鍵信息

1. 封裝與引腳

• 封裝類(lèi)型 ：64 引腳陶瓷扁平封裝（CFP，HBP），尺寸 10.9mm×10.9mm，暴露熱焊盤(pán)（DAP，內(nèi)部連接 GND）需接地以保障散熱（熱阻 RθJA=28.4°C/W，RθJC=7.0°C/W），焊接時(shí)需確保熱焊盤(pán)與地平面可靠連接，焊接面積≥7mm×7mm。
• 關(guān)鍵引腳功能 ：
  • 模擬輸入：AINP/AINM（通道 A 差分輸入）、BINP/BINM（通道 B 差分輸入）、VCM（共模電壓輸出，供模擬輸入偏置）。
  • 電源：AVDD（1.8V 模擬電源）、IOVDD（1.8V 數(shù)字接口電源）、GND/IOGND/REFGND（對(duì)應(yīng)地，需單點(diǎn)共地）、VREF（參考電壓輸入，1.6V）、REFGND（參考地）。
  • 時(shí)鐘與同步：CLKP/CLKM（差分采樣時(shí)鐘輸入，支持單端配置）、DCLKINP/DCLKINM（接口時(shí)鐘輸入，內(nèi)置 100Ω 端接）、DCLKP/DCLKM（數(shù)據(jù)輸出時(shí)鐘）、FCLKP/FCLKM（幀時(shí)鐘輸出）、PDN/SYNC（掉電 / 同步復(fù)用引腳）、RESET（硬件復(fù)位，高有效）。
  • 數(shù)據(jù)與控制：DA0P/DA0M 至 DB1P/DB1M（4 組 LVDS 數(shù)據(jù)輸出）、SPI 接口（SEN/SCLK/SDIO，配置寄存器）、CTRL（上電默認(rèn)配置引腳，控制參考源與時(shí)鐘類(lèi)型）。

2. 電源與信號(hào)設(shè)計(jì)要求

• 電源設(shè)計(jì) ：
  • 供電序列：無(wú)嚴(yán)格時(shí)序要求，但推薦先加 AVDD，再加 IOVDD，避免電壓沖擊導(dǎo)致模擬電路損壞。
  • 去耦設(shè)計(jì)：AVDD、IOVDD 引腳需就近布置 10μF 鉭電容 + 0.1μF 陶瓷電容，VREF 引腳需外接 10μF+0.1μF 電容濾波，降低電源噪聲串?dāng)_；推薦搭配輻射加固型 LDO（如 TPS7A4501-SP）進(jìn)一步抑制電源噪聲。
• 信號(hào)設(shè)計(jì) ：
  • 模擬輸入：需差分布線，阻抗匹配（50Ω），長(zhǎng)度匹配誤差 < 5mil；AC 耦合時(shí)需通過(guò) VCM 引腳提供 0.95V 共模偏置，DC 耦合時(shí)需由前端放大器（如 LMH5485-SP）提供共模電壓。
  • 時(shí)鐘輸入：差分時(shí)鐘需 AC 耦合，單端時(shí)鐘需將 CLKM 接地；時(shí)鐘占空比 45%-60%，抖動(dòng) < 250fs，避免采樣相位誤差影響動(dòng)態(tài)性能。
  • LVDS 輸出：需差分布線，阻抗 100Ω，遠(yuǎn)離模擬輸入線（間距≥2mm），減少數(shù)字噪聲串?dāng)_。

四、核心功能與配置

1. 低延遲與高動(dòng)態(tài)信號(hào)鏈

• 模擬前端 ：每通道集成采樣保持電路與低噪聲放大器，輸入阻抗 8kΩ、輸入電容 5.4pF，支持 DC-200MHz 帶寬信號(hào)采集，配合外部采樣毛刺濾波器（0Hz-60MHz 用 33Ω+82nH+33pF，60MHz-120MHz 用 33Ω+91nH+82pF），可抑制采樣噪聲，提升 SNR。
• 數(shù)字下變頻器（DDC） ：集成可編程 DDC，支持實(shí)信號(hào) / 復(fù)信號(hào)抽取（抽取因子 2/4/8/16/32），內(nèi)置 32 位數(shù)控振蕩器（NCO），可實(shí)現(xiàn)信號(hào)混頻與數(shù)據(jù)率降低（如 125MSPS 抽取 32 倍后數(shù)據(jù)率降至 3.9MSPS），減少后端 FPGA / 處理器負(fù)擔(dān)。

2. 靈活數(shù)字接口與同步

• LVDS 輸出模式 ：
  • 2 線模式：每通道 2 組 LVDS lane，序列化因子 7x-10x（視輸出分辨率），數(shù)據(jù)率 700Mbps-1Gbps。
  • 1 線模式：每通道 1 組 LVDS lane，序列化因子 14x-20x，數(shù)據(jù)率 980Mbps-2Gbps（需注意不超過(guò) 1Gbps 上限）。
  • 1/2 線模式：兩通道復(fù)用 1 組 LVDS lane，序列化因子 28x-40x，適用于引腳資源緊張場(chǎng)景。
• 多芯片同步 ：通過(guò) PDN/SYNC 引腳或 SPI 配置實(shí)現(xiàn)多片 ADC3664-SP 同步，同步信號(hào)需在采樣時(shí)鐘上升沿前 500ps 建立、后 600ps 保持，確保多通道采樣相位一致（如雷達(dá)陣列多通道信號(hào)采集）。

3. 輻射加固與可靠性設(shè)計(jì)

• 輻射防護(hù) ：采用 Rad-Hard 工藝，通過(guò)材料選擇與電路設(shè)計(jì)實(shí)現(xiàn) TID 300krad、SEL 75MeV?cm2/mg 的輻射耐受，避免空間輻射導(dǎo)致器件性能退化或失效。
• 診斷與測(cè)試 ：支持測(cè)試圖案生成（斜坡 / 固定圖案）、溫度傳感器（精度 ±2°C）、寄存器讀寫(xiě)驗(yàn)證，可通過(guò) SPI 讀取溫度、噪聲、均值等診斷數(shù)據(jù)，便于系統(tǒng)故障排查。

五、應(yīng)用設(shè)計(jì)與布局

1. 典型應(yīng)用場(chǎng)景

• 衛(wèi)星光學(xué)成像 ：雙通道同步采集成像傳感器信號(hào)（如 CCD/CMOS 輸出），125MSPS 采樣率適配高分辨率成像，低噪聲（-156.9dBFS/Hz）保障弱光場(chǎng)景成像質(zhì)量，輻射加固特性耐受太空輻射環(huán)境。
• 雷達(dá)成像載荷 ：采集雷達(dá)基帶 I/Q 信號(hào)，DDC 功能實(shí)現(xiàn)信號(hào)下變頻與抽取，SFDR 84dBc 抑制雜散干擾，支持多芯片同步擴(kuò)展通道數(shù)（如相控陣?yán)走_(dá)）。
• 衛(wèi)星通信接收 ：接收鏈路信號(hào)數(shù)字化，低延遲（1-2 時(shí)鐘周期）支持高速載波恢復(fù)，SNR 77.5dBFS 保障微弱通信信號(hào)精準(zhǔn)轉(zhuǎn)換。

2. PCB 布局準(zhǔn)則

• 分區(qū)設(shè)計(jì) ：模擬區(qū)（AIN/BIN 輸入、VREF）、數(shù)字區(qū)（LVDS 輸出、SPI）、時(shí)鐘區(qū)（CLKP/CLKM、DCLKIN）嚴(yán)格分離，模擬地 / 數(shù)字地 / 時(shí)鐘地僅在器件熱焊盤(pán)處單點(diǎn)連接；數(shù)字信號(hào)線與模擬輸入線間距≥2mm，避免串?dāng)_。
• 布線要求 ：
  • 模擬輸入：差分對(duì)布線，長(zhǎng)度 < 10cm，避免過(guò)孔；VCM 引腳布線需短而粗，外接 10μF 電容靠近引腳。
  • 時(shí)鐘線：差分時(shí)鐘線長(zhǎng)度匹配誤差 < 2mil，單端時(shí)鐘線靠近地平面；DCLKINP/DCLKINM 需串聯(lián) 100Ω 端接電阻（若外部未端接）。
  • LVDS 輸出：差分對(duì)布線，長(zhǎng)度匹配誤差 < 5mil，每對(duì) lane 遠(yuǎn)離模擬區(qū)域，末端接 100Ω 匹配電阻。
• 熱設(shè)計(jì) ：暴露熱焊盤(pán)通過(guò)至少 8 個(gè) 0.3mm 孔徑過(guò)孔連接至地平面，熱焊盤(pán)周?chē)A(yù)留 1mm 散熱銅皮，避免高溫導(dǎo)致輻射耐受能力下降。