這款 25 位 1：1 或 14 位 1：2 可配置寄存器緩沖器設計用于 1.7V 至 1.9V VCC操作。在 1：1 引腳配置中，每個 DIMM 只需要一個器件即可驅(qū)動 9 個 SDRAM 負載。在 1：2 引腳配置中，每個 DIMM 需要兩個器件來驅(qū)動 18 個 SDRAM 負載。

除LVCMOS復位（RESET）和LVCMOS控制（Cn）輸入外，所有輸入均為SSTL_18。所有輸出均為邊沿控制電路，針對未端接的DIMM負載進行了優(yōu)化，并符合SSTL_18規(guī)格。
*附件：sn74sstu32864.pdf

SN74SSTU32864采用差分時鐘（CLK和CLK）工作。數(shù)據(jù)在 CLK 走高和 CLK 走低的交叉點處記錄。

C0輸入控制1：2引腳排列的引腳配置，從寄存器A配置（低電平時）到寄存器B配置（高電平時）。C1輸入控制引腳配置，從25位1：1（低電平時）到14位1：2（高電平時）。正常運行期間不應切換 C0 和 C1。它們應硬連線到有效的低電平或高電平，以將寄存器配置為所需模式。在 25 位 1：1 引腳配置中，A6、D6 和 H6 端子被驅(qū)動為低電平，不應使用。

該器件支持低功耗待機作。當RESET為低電平時，差分輸入接收器被禁用，未驅(qū)動（浮動）數(shù)據(jù)、時鐘和基準電壓（V 裁判 ） 輸入。此外，當RESET為低電平時，所有寄存器都復位，所有輸出都強制為低電平。LVCMOS RESET和Cn輸入必須始終保持在有效的邏輯高電平或低電平。

兩個V裁判引腳（A3 和 T3）在內(nèi)部連接在一起大約 150 個。但是，只需連接兩個 V 中的一個裁判引腳連接到外部V裁判電源。未使用的 V裁判引腳應以 V 結尾裁判耦合電容器。

該器件還通過監(jiān)控系統(tǒng)芯片選擇（DCS 和 CSR）輸入來支持低功耗有源作，并將在 DCS 和 CSR 輸入都為高電平時控制 Qn 輸出的狀態(tài)變化。如果 DCS 或 CSR 輸入為低電平，則 Qn 輸出正常工作。RESET輸入優(yōu)先于DCS和CSR控制，并強制輸出為低電平。如果不需要DCS控制功能，則可以將CSR輸入硬接線到地，在這種情況下，DCS的建立時間要求與其他D數(shù)據(jù)輸入相同。

為確保在提供穩(wěn)定時鐘之前從寄存器獲得定義的輸出，RESET在上電期間必須保持低電平狀態(tài)。

特性

• 德州儀器 （TI） Widebus+ ? 系列成員
• 引腳排列優(yōu)化了 DDR-II DIMM PCB 布局
• 可配置為 25 位 1：1 或 14 位 1：2 寄存器緩沖器
• 芯片選擇輸入可控制數(shù)據(jù)輸出的狀態(tài)變化，并最大限度地降低系統(tǒng)功耗
• 輸出邊沿控制電路可最大限度地降低未端接線路中的開關噪聲
• 支持SSTL_18數(shù)據(jù)輸入
• 差分時鐘（CLK和CLK）輸入
• 支持控制和RESET輸入上的LVCMOS開關電平
• RESET輸入禁用差分輸入接收器，復位所有寄存器，并強制所有輸出為低電平
• 閂鎖性能超過 100 mA，符合 JESD 78，II 類標準
• ESD 保護超過 JESD 22
  • 5000V 人體模型 （A114-A）
  • 200V 機器型號 （A115-A）
  • 1000V 充電設備型號 （C101）

參數(shù)

?1. 產(chǎn)品概述?
SN74SSTU32864是德州儀器（TI）Widebus+系列成員，專為DDR-II DIMM PCB布局優(yōu)化設計的25位可配置寄存器緩沖器，支持SSTL_18輸入/輸出。關鍵特性包括：

• ?配置模式?：可設置為25位1:1或14位1:2寄存器緩沖器，通過控制引腳（C0、C1）選擇。
• ?低功耗設計?：芯片選擇輸入（DCS/CSR）可禁用數(shù)據(jù)輸出切換以降低系統(tǒng)功耗，RESET引腳可強制所有輸出低電平并禁用差分接收器。
• ?抗噪設計?：輸出邊緣控制電路減少未端接線路的開關噪聲。

?2. 電氣特性?

• ?工作電壓?：1.7V至1.9V VCC，參考電壓（VREF）為0.9V。
• ?輸入/輸出標準?：數(shù)據(jù)輸入為SSTL_18（除LVCMOS控制的RESET和Cn引腳），輸出滿足SSTL_18規(guī)范。
• ?ESD保護?：符合JESD 22標準（人體模型5000V，機器模型200V，充電設備模型1000V）。

?3. 功能配置?

• ?引腳分配?：提供三種終端分配模式（1:1寄存器、1:2寄存器A/B），具體由C0和C1控制。
• ?控制邏輯?：
  • RESET低電平時禁用差分接收器并復位寄存器。
  • DCS和CSR同時高電平時凍結輸出狀態(tài)。

?4. 時序與性能?

• ?時鐘頻率?：最高500MHz，差分時鐘（CLK/CLK）觸發(fā)數(shù)據(jù)鎖存。
• ?傳播延遲?：典型值1.4ns（VCC=1.8V±0.1V）。
• ?輸出壓擺率?：1.9V/ns至4.9V/ns（上升/下降沿）。

?5. 封裝與訂購信息?

• ?封裝類型?：LFBGA-GKE（96引腳），尺寸13.6mm×13.4mm。
• ?訂購型號?：SN74SSTU32864GKER（0°C至70°C工作溫度）。

?6. 應用場景?
適用于需驅(qū)動多SDRAM負載的DDR-II內(nèi)存模塊設計，單設備可驅(qū)動9個負載（1:1模式），雙設備驅(qū)動18個負載（1:2模式）。

?7. 注意事項?

• C0/C1需硬接線至固定電平，正常運行時不可切換。
• 未使用的VREF引腳需接耦合電容。
• 上電時需保持RESET低電平以確保輸出定義明確。