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可編程邏輯器件CPLD 體積小功能強(qiáng)大, Verilog HDL 語言簡練,設(shè)計(jì)思想、電路結(jié)
構(gòu)和邏輯關(guān)系清晰,本文著重介紹使用Verilog 設(shè)計(jì)CPLD 實(shí)現(xiàn)雙屏顯示液晶控制器的功能。
關(guān)鍵詞： Verilog CPLD 液晶控制器
隨著集成電路技術(shù)的發(fā)展, 在現(xiàn)代電子設(shè)計(jì)中，可編程邏輯器件的運(yùn)用越來越多,原因在
于其規(guī)模大,體積小,功能強(qiáng),價(jià)格便宜。CPLD可擦寫上萬次,使得硬件設(shè)計(jì)像軟件設(shè)計(jì)一樣靈活方便。Verilog HDL語言作為硬件描述語言有其獨(dú)特的優(yōu)勢：在門級描述的底層，描述的設(shè)計(jì)思想、電路結(jié)構(gòu)和邏輯關(guān)系清晰明了，設(shè)計(jì)語言簡練、易學(xué)易用，模塊化分層結(jié)構(gòu)在大規(guī)模設(shè)計(jì)時(shí)具有優(yōu)勢。如果使用Verilog把控制功能集成在一片CPLD芯片里,整個(gè)電路將會變得更簡潔、實(shí)用。
構(gòu)和邏輯關(guān)系清晰,本文著重介紹使用Verilog 設(shè)計(jì)CPLD 實(shí)現(xiàn)雙屏顯示液晶控制器的功能。
關(guān)鍵詞： Verilog CPLD 液晶控制器
隨著集成電路技術(shù)的發(fā)展, 在現(xiàn)代電子設(shè)計(jì)中，可編程邏輯器件的運(yùn)用越來越多,原因在
于其規(guī)模大,體積小,功能強(qiáng),價(jià)格便宜。CPLD可擦寫上萬次,使得硬件設(shè)計(jì)像軟件設(shè)計(jì)一樣靈活方便。Verilog HDL語言作為硬件描述語言有其獨(dú)特的優(yōu)勢：在門級描述的底層，描述的設(shè)計(jì)思想、電路結(jié)構(gòu)和邏輯關(guān)系清晰明了，設(shè)計(jì)語言簡練、易學(xué)易用，模塊化分層結(jié)構(gòu)在大規(guī)模設(shè)計(jì)時(shí)具有優(yōu)勢。如果使用Verilog把控制功能集成在一片CPLD芯片里,整個(gè)電路將會變得更簡潔、實(shí)用。
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