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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>如何采用SystemVerilog來改善基于FPGA 的AS

      如何采用SystemVerilog來改善基于FPGA 的AS

      2010-01-18 | rar | 344 | 次下載 | 2積分

      資料介紹

      摘要:ASIC 在解決高性能復(fù)雜設(shè)計概念方面提供了一種解決方案,但是ASIC 也是高投資風(fēng)
      險的,如90nm ASIC/SoC 設(shè)計大約需要2000 萬美元開發(fā)成本.為了降低成本,現(xiàn)在可采用
      FPGA 來實現(xiàn)ASIC.但是,但ASIC 集成度較大時,需要幾個FPGA 來實現(xiàn),這就需要考慮如何
      來連接ASIC 設(shè)計中所有的邏輯區(qū)塊.采用SystemVerilog,可以簡化這一問題.
      How to improve FPGA-based ASIC prototyping with SystemVerilog
      FPGA prototyping is not without its difficulties; one major obstacle has been connecting all
      the logic blocks both within an FPGA and across multiple FPGA devices...
      By Roger Do, Mentor Graphics
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