在技術(shù)飛速發(fā)展的今天，內(nèi)存性能、占用面積和能效已成為現(xiàn)代應(yīng)用的關(guān)鍵考量因素。

Agilex 5 FPGA 內(nèi)存技術(shù)提供靈活的內(nèi)存接口，可有效應(yīng)對上述關(guān)鍵需求。

Agilex 5 設(shè)備支持DDR4、LPDDR4、 DDR5 和 LPDDR5，不僅緊跟行業(yè)新標準，還能降低工作電壓、功耗以及單位比特總成本。這些內(nèi)存技術(shù)與 Altera FPGA 深度集成，可有效賦能 4K/8K 視頻視覺處理、AI 圖像分類、數(shù)據(jù)庫以及數(shù)據(jù)分析等應(yīng)用加快數(shù)據(jù)處理速率并優(yōu)化能效。

為助力用戶針對具體應(yīng)用場景選擇合適的 DRAM 解決方案，下文將闡述不同類型 DRAM 的關(guān)鍵差異化特性。文中結(jié)合 Agilex 5 設(shè)備的外部內(nèi)存支持能力，重點分析了 Agilex 5 設(shè)備的 I/O Bank 相較于前代產(chǎn)品及市面上類似產(chǎn)品的核心突破。

此外，本文還探討了 Agilex 5 E 系列外部內(nèi)存的實際應(yīng)用案例，重點突出了其相較于市面上類似產(chǎn)品的核心優(yōu)勢。以搭載 Warp IP 的 4K 多傳感器攝像頭解決方案為例，該方案實現(xiàn)了以下成果：

從 DDR4 遷移至 LPDDR5 后，功耗降低了約41.2%；

與市面上類似產(chǎn)品的 DDR4 解決方案相比，功耗降低了約47.4%；

與市面上類似產(chǎn)品相比，Agilex 5 設(shè)備的總功耗降低了約28.6%。

01專用 DRAM 的演進與應(yīng)用

隨著 DDR 技術(shù)的演進，SDRAM 分化出移動內(nèi)存（即具備更低功耗的 LPDDR）和圖形內(nèi)存（即 GDDR）兩大類型。

盡管 GDDR 仍主要專用于圖形處理領(lǐng)域并僅在部分場景中被重新用于 AI，但其“同門師兄” HBM （包括 HBM2 和 HBM2e）正因市場對以更低能耗 (pJ/bit) 實現(xiàn)更高性能的迫切需求而迅速發(fā)展。

高帶寬內(nèi)存不再只針對 AI 和科學(xué)計算領(lǐng)域，其在有線網(wǎng)絡(luò)數(shù)據(jù)包緩沖和快速查表等網(wǎng)絡(luò)應(yīng)用中也變得愈發(fā)關(guān)鍵。

02選擇合適 DRAM 的關(guān)鍵要素

在選擇 DRAM 時，以下特性是決策的關(guān)鍵考量因素：

各類技術(shù)的關(guān)鍵 DRAM 特性對比。

√ 表示支持性良好?！獭?表示支持性更優(yōu)。

注 1：Agilex 5 設(shè)備不支持 HBM2e，此處列出該類型僅為便于技術(shù)對比。HBM2e 僅在 Agilex 7 FPGA M 系列中提供支持。

注 2：大多數(shù) FPGA 并不支持 GDDR，因此，并未將其列入本表進行技術(shù)對比。

注 3：表中的數(shù)據(jù)來源基于 Altera 的估算結(jié)果。

接下來，本文將深入探討部分關(guān)鍵特性。

Part.1

? 容量

DDR5 和 DDR4 提供最高容量，每個設(shè)備中 DDR 的容量是 LPDDR 的4倍。單個 Dual-rank DDR5 DIMM 的容量可達 256 GB，是單個 HBM2e 堆棧的 16 倍。

Part.2

? 成本

HBM 雖然價格最高，但包含功耗成本在內(nèi)的 TCO 可能是影響決策的一項關(guān)鍵因素。

對于 DDR4、DDR5、LPDDR4 和 LPDDR5 而言，其成本及單位比特成本 (cost per bit) 會隨著技術(shù)成熟度與市場需求的變化而波動。小型 LPDDR 設(shè)備的成本可能與大型 DDR 設(shè)備的成本相當(dāng)。HBM 雖然價格最高，但從其整個生命周期的 TCO 來看，可能更具成本效益。

DDR4/5 與 LPDDR4/5 x64 位寬接口的

單位帶寬功耗示例

Part.3

? 能效與每瓦性能

HBM 在峰值帶寬和每瓦性能方面表現(xiàn)突出。DDR5 與 LPDDR5 可提供相近的帶寬性能，但 LPDDR5 的能效更高，其 VDDQ IO 擺幅為0.5 V，而 DDR5 則需要 1.1 V。LPDDR DRAM 陣列比 DDR 更小且能效更高。隨著先進技術(shù)節(jié)點的發(fā)展，其能效有望得到進一步優(yōu)化。

關(guān)鍵結(jié)論是：LPDDR5 在絕對功耗和每瓦性能兩方面均具備明顯優(yōu)勢。不同 DRAM 陣列的功耗差異顯著，選擇不同的內(nèi)存方案將直接影響解決方案的整體功耗水平。

下圖展示了不同 DRAM 訪問模式對功耗的影響。順序訪問模式或高頁命中率（High PH）意味著 DRAM 頁（或行）保持打開狀態(tài)的時間更長，從而避免了因關(guān)閉舊頁（預(yù)充電）和打開新頁（激活）而產(chǎn)生的功耗損失。

Bank Grouping 技術(shù)的引入提升了 LPDDR5 的整體能效表現(xiàn)，但在隨機訪問場景中，結(jié)構(gòu)更簡單的 LPDDR4 仍可實現(xiàn)與之相近的功耗水平。

DRAM 訪問模式影響陣列功耗

Part.4

? 帶寬與實際吞吐量

高帶寬內(nèi)存在吞吐量方面優(yōu)勢顯著，但與前幾代產(chǎn)品相比，DDR5 和 LPDDR5 能為成本敏感型解決方案提供可觀的性能提升。理論峰值帶寬并不能完全反映實際性能，訪問模式也至關(guān)重要。順序訪問可避免因開啟與關(guān)閉行 (row) 而帶來的性能損耗，而更長的突發(fā)長度 (burst length) 與通道化 (channelization) 設(shè)計則能提升效率。

DDR5 采用雙 x32 寬通道設(shè)計和 16-beat 預(yù)取機制。這使得 DDR5 通過 x32 接口即可實現(xiàn) 64B 緩存行訪問，從而提升帶寬。如下圖中的美光 (Micron) 數(shù)據(jù)所示：在隨機 64B 訪問場景下，DDR5 的有效帶寬較 DDR4 提升了 36%，并能在速度小幅提升的情況下實現(xiàn)明顯的性能增益。

美光對比 DDR5 與 DDR4 實際吞吐量

03

Agilex 5 外部內(nèi)存與 I/O 能力

Agilex 5 設(shè)備是業(yè)界較早同時支持 DDR4、LPDDR4、DDR5 和 LPDDR5 四種差異化外部內(nèi)存解決方案的產(chǎn)品之一。且 Agilex 5 設(shè)備的高速 I/O 還原生支持 MIPI D-PHY，速率高達 3.5 Gbps。

Agilex 5 家族產(chǎn)品的內(nèi)存支持方案

04Agilex 5 設(shè)備 I/O Bank 概述

? 每個 I/O Bank 的關(guān)鍵特性

1. 雙硬核 DRAM 控制器

? 32 級深度的讀/寫命令隊列

? 雙 16 位或單 32 位寬通道

? 面向用戶邏輯的 AXI-4 接口

? 按 Bank 刷新

? 豐富的 RAS/調(diào)試功能

- SECDED ECC

- LPDDR5/5 帶內(nèi) ECC

- LPDDR5 鏈路層 ECC

- ECC 回寫

- 按需清理

- 控制器與DRAM BIST及配套調(diào)試工具包

- 用于性能調(diào)試的遙測計數(shù)器

- Dual-rank UDIMM、RDIMM和SODIMM

2.支持 MIPI、LVDS、PHYLite 和通用 I/O (GPIO)，并具備高效的引腳封裝

? 每半個 Bank（48 個I/O）支持獨立的 I/O 電壓

? 可混合使用 DDR、PHY Lite、MIPI、LVDS 及 GPIO

下圖展示了單 32 位寬 DDR 接口與雙 16 位寬接口的對比情況。對于某些 DRAM 協(xié)議，將寬通道拆分為幾個窄通道可以提升性能。

Agilex 5 支持單通道或雙通道

DRAM 接口的 I/O Bank

下圖展示了在同一 I/O Bank 中混合使用 DDR 與 MIPI D-PHY 通道的示例。其余 I/O 可用作GPIO。每 48 個 I/O 為一組，每組可選擇不同的 I/O 電壓。例如：MIPI SLVS I/O 可采用 1.2 V 電壓，而 LPDDR5 則可選擇 1.05 V 電壓。

在同一 Bank 中混合使用 DDR、MIPI 和 GPIO

05結(jié)論

Agilex 5 FPGA 和 SoC 可通過以下幾方面提供顯著優(yōu)勢：

集成硬核內(nèi)存控制器；

支持包括 LPDDR5 在內(nèi)的先進 DRAM 標準；

具備更出色的能效表現(xiàn)及更高的每瓦帶寬。