? 第一章：UltraScale+MPSoC介紹

Xilinx Zynq UltraScale MPSoC 架構基于 TSMC 16FinFET+ 處理技術，實現(xiàn)下 一代 Zynq? UltraScale+ MPSoC。在 Zynq-7000 SoC 系列成功的基礎上，全新的 UltraScale MPSoC 架構進一步擴大了 Xilinx SoC，支持真正的異構多處理功能， 可為更智能系統(tǒng)的適當任務提供適當引擎，包括：

-Smarter Control

互聯(lián)控制／機器間：靈活／可自適應 制造、工廠吞吐量、質量和安全

• Smarter Vision

高級 2D/3D：不斷發(fā)展的視頻處理算法、目標檢測與分析

• Smarter Network

無線通信： 支持多個頻帶和智能天線

有線通信：多種有線通信標準和上下文感知網絡服務

數(shù)據中心： 軟件定義網絡 (SDN) 、數(shù)據預處理，以及分析功能

ZYNQ UltraScale MPSoC 架構提供多個高級處理器，能從 32 位擴大到 64 位， 提供虛擬支持。Xilinx 一直在與 ARM? 合作，提供支持 Cortex?-A53 的最高效 64 位 ARMv8 應用處理器、具有 ARM? Cortex?-R5 的實時低功耗協(xié)處理器以及符合 OpenGL ES 1.1/2.0 標準的 ARM? Mali?-400MP 多內核 GPU，充分發(fā)揮 ARM 在嵌 入式處理器及其生態(tài)系統(tǒng)中的領先地位優(yōu)勢。此外，ZYNQ UltraScale MPSoC 還包 含 H.265/H.264 視頻編解碼器單元，可提供原生 UltraHD 壓縮及專用引擎，滿足動 態(tài)電源管理與安全配置需求。

Xilinx 具有支持 SoC 優(yōu)勢的各種工具，提供 Vivado? Design Suite、 Xilinx SDK 以及 PetaLinux，可進一步加速使用 SDx? 系列設計抽象環(huán)境的開發(fā)，從而可 高效利用 ZYNQ UltraScale+ MPSoC 的強大功能。該架構的基本元素包括：

• 64 位四核 ARM Cortex-A53 處理器
• 雙核 ARM Cortex-R5
• 實時處理器 ARM Mali?-400MP
• 圖形處理器 H.265/264
• 視頻編碼解碼器單元
• 高級動態(tài)功耗管理單元
• 配置安全單元
• DDR4/LPDDR4 內存接口支持
• 16FinFET+ 單位功耗性能
• SDSoC 開發(fā)環(huán)境 (設計抽象)
• 下一代 AXI 互聯(lián)
• 兼容 Zynq-7000SoC、軟件和生態(tài)系統(tǒng)

[]() []()第二章：開發(fā)板概述

[]()2.1.開發(fā)板概述

璞致電子科技 ZYNQ UltraScale+ MPSOC 系列開發(fā)板做了 ZU17EG 和

ZU19EG 兩個兼容版本，分別使用了 XILINX 公司的 XCZU17EG-2FFVC1760I 和 XCZU19EG-2FFVC1760I 作為主控制器，默認生產型號為 ZU19EG，如用戶需要 ZU17EG，可以聯(lián)系璞致生產。

璞致電子科技 ZYNQ UltraScale+系列開發(fā)板以核心板加底板方式提供。

核心板通過四個0.635mm 間距 240P 高速連接器扣接在底板上，使用上更加靈 活。既可以做學習使用，也可以使用核心板用于項目開發(fā)。

另外，開發(fā)板集成了豐富的外設資源，提供了詳盡的開發(fā)例程，加速了用 戶學習或者項目推進。除此之外，開發(fā)板還集成了 JTAG 調試器，做到了一根 USB 線和一根 12V 電源線就可以讓開發(fā)板工作起來，使用更加便捷。

開發(fā)板尺寸為 240x140mm，單板的四個角各放置一個固定孔，用于安裝支撐 柱或固定單板，孔徑為 3.5mm。如下圖分別是開發(fā)板和核心板的功能模塊位置標 注以及尺寸圖，用戶可以根據標注查看外設所在位置。

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[]()2.2.開發(fā)板資源與框圖

如下表與框圖已列出開發(fā)板板載資源，通過下表可以看到開發(fā)板所包含的 所有功能。

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[]()2.3.開發(fā)板尺寸

如下圖標出開發(fā)板尺寸為 240x140mm，開發(fā)板的四個角各放置一個固定孔， 用于安裝支撐柱或固定單板，孔徑為 3.5mm。開發(fā)板配置了風扇、散熱片以及亞 克力防護板，為方便展示，并沒有安裝到開發(fā)板上，下圖列出了散熱片和風扇 以及對應尺寸。

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[]() []()第三章:PZ-ZU19EG********核心板

[]()3.1.核心板簡介

開發(fā)板采用了核心板扣接底板的方式，對于開發(fā)板的型號取決于使用的核 心板型號。核心板提供 ZU17EG 和ZU19EG 兩款，兩款接口完全兼容，通過更換 核心板方式就可以實現(xiàn)開發(fā)板的型號更換，璞致默認生產 ZU19EG，如用戶需 要 ZU17EG 可以聯(lián)系璞致生產。如下表列出了兩款核心板的參數(shù)以及之間的差 異。

[]()3.2.核心板規(guī)格

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[]()3.3.核心板供電

核心板供電電壓范圍是 8-12V，推薦供電電壓為 8V，在核心板的兩個角都 留有電源輸入管腳，電源管腳在模塊內部已做了連通，此設計是為了方便底板 的電源接入，設計時只需要連接一個角上的電源管腳，核心板即可工作。電源 連接需用銅皮連接且打足夠的過孔以保證電源通流能力。核心板上的所有 GND 信號都需要連接到底板上，每個 GND 通過兩個過孔與底板連接。核心板供電極 限電流在 5A，所以外部供電需要考慮極限電流情況以保證核心板工作穩(wěn)定。

給模組供電的電源輸出電壓需要穩(wěn)定，在模組電源輸入加一級 DCDC 電源 轉換，從高電壓轉到 8-12V(推薦 8V)，DCDC 電流輸出能力可以選 8A 左右，如 電源芯片 TPS54A24RTWR 可以參考。在模組電源輸入處需放置 2 顆 220uF/25V 電容保證電源質量。

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[]()3.4.核心板時鐘

核心板為 PS 側提供了 33.333333Mhz 的時鐘輸入，輸入的管腳位置為

PS_REF_CLK；為 PL 側提供了 200Mhz 的差分時鐘輸入，PL 側的時鐘輸入管腳 是 IO_13P_GC_69/IO_13N_GC_69，管腳位置是 E32/D32；為 PL 側 GTX 提供了三 路差分時鐘輸入,分別為 125M/125M/156.25M 三個晶振輸入到時鐘芯片。另外 時鐘做了板卡上晶振和連接器外部時鐘輸入選擇，當時鐘選擇信號不接地時鐘 來源為差分晶振，當時鐘選擇信號接地時時鐘來源為連接器外部輸入，更詳細 說明可參考璞致提供的核心板原理圖。

[]()3.5.核心板全局復位

核心板提供了 nGST 復位按鍵，為系統(tǒng)復位按鍵，低電平有效。此引腳也引出到 了連接器，信號名稱為 SYS_nRST_I，方便外部加入復位按鍵或者設計看門狗復位電 路用。同時為了系統(tǒng)穩(wěn)定， 我們在核心板上加了復位芯片,此信號可以用于單板其他 外設的復位用，信號電平是 3.3V。復位腳為 PS/PL 共用復位，連接到 PS 側的 PS_POR_B(W27)引腳上和 PL 側 BANK68 的 IO_T1U_68(J17)管腳,電平約束可以參考璞 致提供的例程。

如果底板上需要設計復位電路有以下幾種情況需考慮。

1）復位電路底板內部使用，只需要對地添加復位按鍵和一個 10uF 電容并口即可。

2） 復位電路需要預留在結構上供外部使用，需要添加對地按鍵，同時對地并聯(lián) 10uF 電容和 TVS 防靜電器件。

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nRST Key nRST IC

PS_POR_B（W27)

PL

IO_T1U_68（J17)

[]()3.6.核心板啟動方式

核心板支持四種啟動模式，分別是 JTAG、QSPI Flash、EMMC 、SD 卡。板載了 前三種啟動方式，SD 卡方式用戶可以通過在底板上連接實現(xiàn)。四種啟動方式可以通 過板載的撥碼開關來選擇。如下圖已列出各個模式撥碼開關所在的位置。因主芯片 發(fā)熱量較大，所以在核心板上需要加散熱片，會遮擋 BOOT MODE 選擇表格。

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[]() 3.7.網口連接

核心板上放置了一顆工業(yè)級千兆以太網芯片 RTL8211FI-CG,以太網芯片與 ZYNQ 芯片之間通過 RGMII 接口互聯(lián)，連接對應管腳見下表，以太網對外連接只需要一個 帶變壓器的 RJ45 即可使用，芯片地址 PHY_AD[2:0]=001，連接原理圖可參考下圖（產 品電路需加 ESD 保護電路）。另外， 在實際產品應用中，C80 需要使用高耐壓電容， 如 0.1uF/2KV。

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[]() 3.8.EMMC********管腳定義

板載 EMMC 容量 32GB，工作溫度為-40℃--+85℃,管腳定義如下表。

[]()3.9.QSPI********FLASH

核心板設計了兩路 QSPI FLASH，單片容量為 512Mb，兩片共計 1024Mb，用戶可 以定義為 QSPI X8 來加速啟動，減少啟動用時。QSPI FLASH 可用于存儲啟動文件和 用戶文件。

[]()3.10.板載********LED

為方便調試，核心板上放置了三顆 LED，LED 連接到 PL 側，LED 的管腳位置如下 表，當管腳輸出高電平時 LED 點亮，低電平 LED 滅。

[]() 3.11.BANK********接口電平選擇

單板上 BANK64/65/66/67/68 為 HP BANK，接口電平配置為 1.2/1.8V, 可以通過 單板上提供 的指示進 行 0 歐姆 電 阻選焊來調節(jié) 電壓 ，默認 電平為 1.8V。

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BANK90/91/93/94 為 HD BANK,BANK 電平可以實現(xiàn) 1.8V/2.5V/3.3V 三種電平轉換， 更換電阻位置即可,默認電平為 3.3V。

[]()3.12.PS側DDR

PS 側配置了五顆工業(yè)級 DDR4 芯片，單顆容量 2GB，四顆共計容量為 8GB，另 一顆做 ECC 用, DDR4 管腳分配直接調用系統(tǒng)分配即可。也可以參考我司提供的例程。

[]()3.13.PL側DDR

PL 側配置了四顆工業(yè)級 DDR4 芯片，單顆容量 2GB，四顆共計容量為 8GB，DDR4 管腳分配參見下表。

[]()3.14.核心板信號與等長

核心板引出到連接器的信號都做了嚴格等長，可以參考璞致提供的信號等長表 格，里面詳細列出了信號名稱和信號走線長度。

3.15.核心板封裝庫

為方便用戶快速使用核心板，我們提供了對應的封裝庫，連接器相對位置和核 心板外框絲印都已擺放好，直接調用即可。原理圖封裝提供 AD/ORCAD 兩個版本，PCB 封裝提供 AD/Allegro 兩個版本,均已存放在對應的文件夾下。另外，文件夾下提供 了核心板的 DXF 文件，方便用戶對應結構。

3.16.核心板對應連接器

核心板采用了兩個高密連接器與底板連接，底板上使用的連接器對應型號是 ADM6-60-01.5-L-4-2-A-TR，用戶可以自行購買，也可以聯(lián)系璞致客服購買。

[]()[]()第四章PZ-ZU19EG **** 底板****

[]() 4.1.電源供電

開發(fā)板采用 12V/3A 的適配器供電，電源接入后通過 DCDC 轉換成 8V、5V、3.3V 等多路電壓供板內器件使用。接入 12V 電源可以通過開關 S1開關來控制通斷， 電源 部分詳細電路可參考開發(fā)板對應的原理圖。

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[]()4.2.時鐘電路

開發(fā)板時鐘分為兩部分，核心板上的時鐘和底板上給外設提供的時鐘。

核心板為 PS 側提供了 33.33Mhz 的時鐘輸入，輸入的管腳位置為 PS_REF_CLK； 為 PL 側提供了 200Mhz/125Mhz/156.25Mhz 時鐘，詳細電路可參考核心板時鐘電路部 分說明或核心板原理圖。

底板上使用時鐘芯片 5P49V6965A000NLGI 配置成 26/27/100Mhz，提供給 PS 側 的 USB3.0/Mini DP/SSD 提供時鐘源；對于詳細的時鐘連接可以參考提供的開發(fā)板原 理圖。

[]()4.3.復位電路

在開發(fā)板上和核心板上各預留了一個復位按鍵，兩個按鍵是連到一起，用戶可 以根據方便來選擇按鍵。經過按鍵后，核心板上放置了一顆復位芯片， 型號為 MAX811TEUS。

復位管腳分別連接到 MPSOC 芯片的 PS 和 PL 端，PS 端連到 BANK0，對應管腳為 PS_POR_B，管腳位置為 W27，PL 側 BANK68 的 IO_T1U_68（J17)管腳,J17 管腳電平為

3.3V。復位部分詳細電路可參考開發(fā)板原理圖。

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[]() 4.4.USB********轉串口

開發(fā)板使用 Silicon Labs CP2102GM 芯片實現(xiàn) USB 轉 UART, USB 接口采用 Micro USB，用戶只要用一根 Micro USB 線連接到 PC 上即可進行串口通信。

UART 的 TX/RX 信號與 MPSOC 的 BANK501 相連，接口電平為 1.8V，所以串口接口 采用電平轉換成 3.3V 與串口芯片相連。

如下是信號對應關系表和原理圖，TX/RX 方向為 MPSOC 端定義。

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[]()4.5.SD********卡

開發(fā)板上放置了一個 SD 卡座(開發(fā)板背面)，可以做 SD 卡啟動，也方便用戶調 試或者用戶做文件存儲，電路接口電平為 1.8V ,SD 卡信號連接到 MPSOC 的 BANK501 上，TF 卡電平為 3.3V，通過專用的電平轉換芯片實現(xiàn) SD 卡信號 1.8V 轉 3.3V。

如下是信號對應關系，詳細電路可以參考開發(fā)板原理圖。

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[]() 4.6.RS485接口

開發(fā)板使用 SP3485EN 芯片實現(xiàn) RS485 通信，RS485 的 TX/RX 信號與 MPSOC 的 BANK501 相連，接口電平為 1.8V，所以接口采用電平轉換成 3.3V 與 RS485 芯片相 連。

如下是信號對應關系表和原理圖，TX/RX 方向為 MPSOC 端定義。

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[]() 4.7.CAN********接口

開發(fā)板使用 SN65HVD230D 芯片實現(xiàn) CAN 通信，CAN 的 TX/RX 信號與 MPSOC 的 BANK501 相連，接口電平為 1.8V，所以信號接口采用電平轉換成 3.3V 與CAN 芯片相 連。

如下是信號對應關系表，TX/RX 方向為 MPSOC 端定義，詳細電路參考開發(fā)板原理 圖。

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[]()4.8.E2********PROM

開發(fā)板上放置了一顆 64Kbit 的 EEPROM 芯片，型號為 AT24C64D-SSHM-T，與 FPGA 的 BANK91 通過 IIC 總線相連。EEPROM 讀地址是 0xA1，寫地址是 0xA0。

如下是 EEPROM 的管腳分配，詳細電路可以參考開發(fā)板原理圖。

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[]()4.9.MiniDP接口

開發(fā)板上放置了一個 Mini DP 輸出接口，接口信號與 FPGA 的 BANK91/BANK505 相連，詳細可參考原理圖。

如下是 Mini DP 的引腳分配, 詳細電路可以參考開發(fā)板原理圖。

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[]() 4.10.USB3.0接口

開發(fā)板上放置了四個 USB3.0 主接口，主接口兼容 USB2.0/3.0。接口信號與 FPGA 的 BANK501/BANK505 相連，詳細可參考原理圖。USB2.0 使用 PHY 芯片 USB3320C-EZK 與 MIO 相連實現(xiàn)。USB3.0 使用 HUB 芯片 GL3523-OTY30 擴展。

如下是 USB2.0/USB3.0 的引腳分配, 詳細電路可以參考開發(fā)板原理圖。

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[]()4.11.千兆以太網

開發(fā)板上設計了一路千兆以太網，PHY 芯片已集成在核心板上，信號連 接到 PS 端。以太網芯片與 MPSOC 之間通過 RGMII 接口互聯(lián)，連接對應管腳 見下表，PS 端網口地址是 PHY_AD[2:0]=001，詳細電路可以參考開發(fā)板原理 圖。

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[]() 4.12.QSFP********接口

開發(fā)板上設計了四路 40G QSFP 接口，接口信號與 MPSOC 的 BANK94/BANK128 相 連，詳細可參考原理圖。

如下是 QSFP 的引腳分配, 詳細電路可以參考開發(fā)板原理圖。

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[]() 4.13.SSD********接口

開發(fā)板 PS 側設計了一路 SSD（x1模式），接口類型為 M.2，走 NVME 協(xié)議。 SSD 接口的管腳位置如下表，詳細電路可以參考開發(fā)板原理圖。

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[]() 4.14.SATA********接口

開發(fā)板上設計了 4 路 SATA 接口，如下表列出了管腳對應關系，詳細電路可以參 考開發(fā)板原理圖。

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[]()4.15.LED

核心板設計了三路 LED，開發(fā)板設計了四路 LED，共計七路 LED。LED 高電平亮， 低電平滅。詳細電路可參考開發(fā)板原理圖。

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[]()4.16.按鍵

開發(fā)板設計了四路按鍵。按鍵默認高電平， 按下為低電平，按鍵連到 PL 側，管 腳位置如下表。

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[]()4.17.40P********擴展接口

開發(fā)板板載了兩個 40P 2.54mm 間距的簡易牛角座，用于擴展信號的連接，

信號與 FPGA 的 BANK90/93 連接，電平為 3.3V。如下表標出了信號所在的芯片 位置，詳細連接關系參考原理圖部分。

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[]() 4.18.FMC********擴展接口

開發(fā)板上設計了兩路 FMC 連接器，一路 HPC 接口、一路 LPC 接口，如下表列出 了信號對應關系。詳細連接關系參考原理圖部分。

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[]()4.19.PCIE3.0********接口

開發(fā)板板載了 PCIE3.0 接口，為 X8 接口，如下表列出了PCIE 接口對應關系。

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[]()4.20.雙路MIPICSI********接口

開發(fā)板設計了雙路 mipi csi 接口，如下表列出了 mipi 信號對應關系。

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[]() 4.21.USB轉JTAG********下載器

開發(fā)板板載了一個 USB 轉 JTAG 下載器，安裝好 Vivado 軟件后使用 USB 線連接 好 JTAG 對應的 USB 口，即可實現(xiàn)調試下載，非常方便。如下是接口在開發(fā)板上的位 置圖。

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審核編輯 黃宇