RISC-V開放指令集架構(gòu)（ISA）正為芯片產(chǎn)業(yè)帶來革命性機(jī)遇，其開源性與模塊化特性助力企業(yè)實(shí)現(xiàn)定制化、差異化創(chuàng)新，顯著加速產(chǎn)品迭代。隨著RISC-V向高性能多核架構(gòu)演進(jìn)，軟硬件協(xié)同驗(yàn)證復(fù)雜度急劇攀升，成為芯片開發(fā)的關(guān)鍵挑戰(zhàn)之一。混合仿真：融合物理原型與虛擬原型的前沿技術(shù)混合仿真是一種先進(jìn)的芯片驗(yàn)證技術(shù)，它通過將硬件仿真與虛擬原型相結(jié)合，構(gòu)建出一個(gè)兼具高精度和高運(yùn)行效率的混合系統(tǒng)。該系統(tǒng)不僅支持更早的架構(gòu)優(yōu)化與軟件開發(fā)，還能顯著提升關(guān)鍵IP模塊的驗(yàn)證效率?；旌戏抡嬷饕獞?yīng)用于三大場景：

1. 架構(gòu)探索

在芯片架構(gòu)設(shè)計(jì)階段，需頻繁調(diào)整總線、內(nèi)存帶寬和緩存結(jié)構(gòu)等參數(shù)?；旌戏抡嬖试S將需高精度仿真的部分（如RTL設(shè)計(jì)）與低精度但速度快的事務(wù)級模型協(xié)同運(yùn)行，從而實(shí)現(xiàn)速度與精度的平衡，幫助團(tuán)隊(duì)快速識別性能瓶頸、優(yōu)化系統(tǒng)架構(gòu)。

2. 早期軟件開發(fā)

傳統(tǒng)開發(fā)中，軟件團(tuán)隊(duì)常需等待硬件完全就緒才能開始工作，容易造成項(xiàng)目延遲?；旌戏抡嬷С衷谔摂M平臺上集成已完成的硬件模塊，軟件團(tuán)隊(duì)可提前開展驅(qū)動(dòng)開發(fā)和應(yīng)用測試，大幅縮短開發(fā)周期，實(shí)現(xiàn)軟硬件并行開發(fā)。

3. 硬件驗(yàn)證

混合仿真能夠在實(shí)際軟件負(fù)載下測試硬件系統(tǒng)，提供更真實(shí)的驗(yàn)證環(huán)境。工程師可提前發(fā)現(xiàn)性能、兼容性等問題，及時(shí)修復(fù)優(yōu)化，從而提高芯片設(shè)計(jì)的可靠性和整體質(zhì)量。可擴(kuò)展的高性能RISC-V全系統(tǒng)仿真平臺在2025年8月27日ANDES RISC-V CON北京活動(dòng)現(xiàn)場，思爾芯副總裁陳英仁先生分享了一個(gè)集“高性能+可擴(kuò)張+軟/硬結(jié)合”的解題思路，來應(yīng)對RISC-V多核架構(gòu)演進(jìn)導(dǎo)致驗(yàn)證復(fù)雜度提升的挑戰(zhàn)。

該方案結(jié)合思爾芯的“芯神匠”架構(gòu)設(shè)計(jì)軟件，“芯神瞳”原型驗(yàn)證平臺，以及MachineWare的虛擬平臺SIM-V。SIM-V內(nèi)置的Andes RISC-V核參考模型全面支持指令架構(gòu)及矢量擴(kuò)展，并深度集成了Andes Custom Extension（ACE），用戶能夠通過擴(kuò)展API在仿真環(huán)境中實(shí)現(xiàn)和驗(yàn)證自定義指令。方案融合了多工具的混合加速優(yōu)勢，支持無需物理核即可早期驗(yàn)證自定義指令，其混合架構(gòu)兼具速度與精度：SIM-V運(yùn)行遠(yuǎn)快于RTL仿真且保持功能準(zhǔn)確性；外設(shè)在FPGA原型中以接近真實(shí)硬件速度運(yùn)行，相比純軟件仿真大幅提升了I/O真實(shí)感。整體實(shí)現(xiàn)精準(zhǔn)的軟硬件交互，提供全系統(tǒng)調(diào)試可視性與定制擴(kuò)展性能分析，顯著縮短ISA及外設(shè)的迭代周期。同時(shí)，該方案具備豐富的應(yīng)用場景，覆蓋硅前軟件開發(fā)、軟硬件協(xié)同驗(yàn)證、系統(tǒng)性能調(diào)優(yōu)以及自定義指令集（ISA）調(diào)試等多個(gè)關(guān)鍵環(huán)節(jié)。它能夠有效幫助客戶縮短產(chǎn)品上市時(shí)間，降低開發(fā)成本，提升軟件就緒度，并提供高度靈活的驗(yàn)證環(huán)境。此外，其混合模式（Hybrid Mode）支持在同一平臺上并行實(shí)現(xiàn)周期精確的調(diào)試與高速功能執(zhí)行，兼顧精度與效率，全面加速芯片設(shè)計(jì)與驗(yàn)證流程。