CMOS的邏輯門如何應(yīng)用在電路中

前言

在如今的電子電路中，CMOS邏輯門有著接近零靜態(tài)功耗和超高集成度的特點(diǎn)，是數(shù)字電路不可或缺的存在。其獨(dú)特之處在于PMOS與NMOS晶體管的互補(bǔ)設(shè)計：當(dāng)輸入低電平時，PMOS導(dǎo)通實(shí)現(xiàn)電流上拉；輸入高電平時，NMOS導(dǎo)通完成信號下拉。兩種晶體管交替工作，構(gòu)成無直流通路的完美配合。合科泰采用的溝槽屏蔽柵工藝優(yōu)化了晶體管性能，讓CMOS互補(bǔ)管在開關(guān)切換的電路降低，滿足現(xiàn)代互聯(lián)網(wǎng)和人工智能的能耗要求。

CMOS邏輯門

CMOS通過晶體管的不同組合，構(gòu)建起基礎(chǔ)的邏輯功能：

非門（反相器）：當(dāng)輸入高電平時，NMOS導(dǎo)通，而PMOS截止，輸出低電平；輸入低電平的時候則相反，輸出接高電平。無論輸入高或低，只有一個管導(dǎo)通，且沒有直流的通路，靜態(tài)時幾乎為0功耗。

與非門（NAND）：當(dāng)兩個輸入信號都是高電平時，串聯(lián)的NMOS將輸出牢牢拉向低電平；只要任一輸入為低，并聯(lián)的PMOS立即將輸出推回高電平。這種"全高得低，有低得高"的特性，幫助處理器解碼指令。

或非門（NOR）：任一輸入是高電平時，并聯(lián)的NMOS將輸出下拉至低；只有當(dāng)所有輸入歸零，串聯(lián)的PMOS才會輸出高電平。這種設(shè)計常在內(nèi)存存取控制看見。

CMOS的電路設(shè)計挑戰(zhàn)

CMOS電路設(shè)計的物理挑戰(zhàn)兩個，一個是尺寸縮小后短溝道電場滲透、漏電流導(dǎo)致靜態(tài)功耗高等問題。而在實(shí)際應(yīng)用中，CMOS電路面臨著功耗控制、噪聲與信號完整等挑戰(zhàn)：

功耗控制挑戰(zhàn)：高頻應(yīng)用如手機(jī)處理器中，其開關(guān)損耗會伴隨頻率變化，而線性增加，進(jìn)一步會加強(qiáng)芯片發(fā)熱。而MOS管的低漏電流，可以降低處理器靜態(tài)時的能耗損失，由此增強(qiáng)續(xù)航。

信號傳輸完整和速度：電路的布線密度高，相鄰的電容、電感耦合會產(chǎn)生信號的干擾。如數(shù)據(jù)中心中的信號傳輸，要求兆赫茲級別的開關(guān)頻率。

電源噪聲：工廠電機(jī)開啟和關(guān)閉的時候，電源電路的變化導(dǎo)致電壓的波動，進(jìn)而產(chǎn)生噪聲。如MOS管HKTQ50N03通過穩(wěn)定噪聲的容限，從而控制信號的準(zhǔn)確與可靠性。

這些特性讓CMOS可以運(yùn)用在很多電路上，智能手環(huán)通過微型與非門的陣列去處理傳感器的信號；電動汽車控制器用或非門的陣列來管理電池狀態(tài)；甚至在衛(wèi)星通信的設(shè)備當(dāng)中，數(shù)百萬個邏輯門就在方寸之間完成數(shù)據(jù)的編碼和解碼。

結(jié)語

CMOS邏輯門的性能需要每個晶體管的高品質(zhì)決定。其中的PMOS需要有高正電壓響應(yīng)的能力，NMOS則需要具備快速導(dǎo)通的特性，這兩者還需要在毫秒級的開關(guān)當(dāng)中進(jìn)行協(xié)同。這對MOS管提出了更高的要求和穩(wěn)定性表現(xiàn)。深耕半導(dǎo)體領(lǐng)域數(shù)十年的合科泰，正以此為目標(biāo)精進(jìn)MOS管技術(shù)。

審核編輯 黃宇