IO端口作為輸入端口時(shí)，一般內(nèi)嵌遲滯（hysteresis），以抵抗噪聲干擾。以反相器結(jié)構(gòu)為例，輸入要高于某電平（VIH）時(shí)，輸出才翻轉(zhuǎn)為0，反之輸入要低于某電平（VIL）時(shí)，輸出才翻轉(zhuǎn)為VDD。有關(guān)系式VDD>VIH>0.5*VDD>VIL>0.示意圖如下：

按正常邏輯，輸入給逐步給一個(gè)DC電壓值，就可以測(cè)得VIH/VIL.事實(shí)上，依據(jù)的原理也確實(shí)是如此。但如果直接用電壓源接入CMOS反相器結(jié)構(gòu)電路（也就是常成為SMIT trigger）的輸入端，會(huì)存在一些問(wèn)題。測(cè)量時(shí)輸入在VIL和VIH之間時(shí)，輸出結(jié)果在0和VDD之間跳變。分析出的原因是CMOS反相器輸入為高阻抗，當(dāng)其直接與理想電源相接時(shí)，很容易受噪聲干擾，導(dǎo)致輸入端口電壓波動(dòng)大。當(dāng)這個(gè)電壓波動(dòng)范圍大于hysteresis window時(shí)，就會(huì)觀察到輸入在中間電平附近時(shí)輸出在0和VDD之間跳變。

解決辦法。一是在輸入端，掛上電容（uF級(jí)別），起濾波作用，使得測(cè)量的輸入信號(hào)是單調(diào)地上升或者單調(diào)地下降。二是在輸入端并上電阻，從電源看到的輸入端為低阻點(diǎn)，其電壓不易受噪聲的影響，因此輸入端電壓在中間電平附近時(shí)，輸出依據(jù)前一個(gè)輸出狀態(tài)給出確定的輸出電平。但是該方法還是不能改善過(guò)沖帶來(lái)的影響，導(dǎo)致測(cè)出來(lái)的hysteresis window可能比實(shí)際測(cè)量得到的結(jié)果小。

審核編輯：黃飛