**1 **ESD Scheme

一般多電源軌的ESD方案如圖1所示。最左側(cè)兩個(gè)diode用于HBM（Human Body Model）保護(hù)，與其相鄰的電阻（250Ω）及diode用于CDM（Charge Device Model）保護(hù)，PAD和VDDIO之間的P-diode用于正向ESD放電，PAD和VSSIO之間的N-diode用于負(fù)向ESD放電，當(dāng)正向ESD發(fā)生時(shí)電源地之間的RC-CLAMP觸發(fā)，當(dāng)負(fù)向ESD發(fā)生時(shí)電源地之間的N-diode觸發(fā)，VSSIO和VSSC之間的背靠背diode提供雙向ESD放電通路。

Fig1. ESD Scheme

再跟大家啰嗦兩句，你有沒有好奇過圖2所示，我們手中的micro-SD card，為什么會(huì)有兩個(gè)腳突出來呢？其實(shí)這兩個(gè)腳就是芯片的電源和地，當(dāng)芯片插入卡槽過程中突出的引腳會(huì)率先與卡槽接觸，實(shí)現(xiàn)預(yù)放電，達(dá)到ESD保護(hù)的目的，哈哈，是不是很有意思。

無規(guī)矩不成方圓，ESD當(dāng)然也有專門的標(biāo)準(zhǔn)，如HBM的ANSI/ESDA/JEDECJS-001-2017標(biāo)準(zhǔn)，CDM的ANSI/ESDA/JEDECJS-002-2014標(biāo)準(zhǔn)以及MM（Machine Model）的ANSI/ESDSTM5.2-2012標(biāo)準(zhǔn)等。工業(yè)、軍品、汽車（HBM一般要達(dá)到8000V）、宇航ESD標(biāo)準(zhǔn)不一，你的芯片對(duì)應(yīng)哪個(gè)市場(chǎng)就follow哪個(gè)啦。

圖1所示的RC-CLAMP要滿足以下條件：

① DC狀態(tài)各PVT下有較小的leakage；

② HBM、CDM、MM下各晶體管不得出現(xiàn)耐壓?jiǎn)栴}；

③ 各電源上下電時(shí)保證RC-CLAMP的功率管關(guān)斷。

我似乎跑題了，ESD內(nèi)容太多了，以后有機(jī)會(huì)再跟大家聊吧，下面書歸正傳。

**2 **Latch up

2.1 bulk工藝中的latch up

bulk工藝中的latch up原理及觸發(fā)機(jī)理就不啰嗦了，請(qǐng)自行找度娘學(xué)習(xí)，我這邊只貼一張圖。

Fig3. inverter的剖面圖及寄生模型

可見bulk工藝中的latch up跟寄生電阻密切相關(guān)，layout時(shí)要特別注意有源區(qū)到阱邊界距離，不同電位阱之間的距離（通常要求1.5倍以上最小線寬），過孔和通孔數(shù)量等問題。

2.2 SOI工藝中的latch up

SOI（Silicon-on-Insulator），在摩爾定律的延續(xù)一講中給大家介紹過，沒接觸這個(gè)工藝的先自己學(xué)習(xí)一下。SOI中的耗盡層夾在兩層氧化層之間，類似于三明治，圖4給出了SOI和bulk工藝的剖面圖，圖中左面的埋藏氧化層厚度只有20nm左右而且平整度要求非常高，能提供這種晶圓的寥寥無幾，價(jià)格也相對(duì)較高。

Fig4. SOI和bulk工藝CMOS晶體管的剖面圖

SOI工藝通過超薄埋氧實(shí)現(xiàn)了器件隔離，因此寄生BJT也不存在，從而實(shí)現(xiàn)latch up immune。那么本章為什么還要提SOI工藝中的latch up呢？在SOI工藝中并不是所有器件都做在超薄埋氧中，如diode、varactor電容、ldmos等，因此也會(huì)有l(wèi)atchup薄弱點(diǎn)。

下面以Invecas公司在22nm FDSOI中遇到的問題 ^[1]^ 為例進(jìn)行l(wèi)atch up分析。

據(jù)我了解，Globalfoundries 22nm FDSOI工藝一次full mask的價(jià)格現(xiàn)在的價(jià)格約1000萬RMB，因此這個(gè)latch up問題可能讓Invecas公司損失1000萬RMB甚至更多。

論文中的3.3V RC-CLAMP，正如圖1中VDDIO和VSSIO之間的RC-CLAMP，Invecas設(shè)計(jì)的第一版3.3V RC-CLAMP電路如圖5所示。其中VDD3V3為3.3V電源，EGNCAP為體硅器件，內(nèi)部所有器件（電阻除外）任意兩端電壓（背柵除外）不得超過1.8V，因此這是一種用1.8V device設(shè)計(jì)的耐壓結(jié)構(gòu)RC-CLAMP。

Fig5. 第一版3.3V RC-CLAMP

latch up測(cè)試出現(xiàn)問題是在圖1中的PAD抽負(fù)電流時(shí)引起GPIO相鄰位置的RC-CLAMP的N2和N3管（圖5）導(dǎo)通，芯片熱點(diǎn)分析如圖6所示。

Fig6. 芯片熱點(diǎn)分析

該latch up不同于傳統(tǒng)體硅中npnp（圖3），它是由GPIO PAD（圖1和圖6）上的負(fù)電流latch up測(cè)試引起的寄生npn導(dǎo)通（為了與傳統(tǒng)npnp latch up區(qū)分，這里叫pseudo latch up），如圖7所示。主要原因是圖5中的大電容采用了EGNCAP，EGNCAP是做在Hybrid region，是一種varactor電容，有源區(qū)做在了N阱中，剖面圖如圖8所示。

正常工作時(shí)P_BIAS處于中間電位（VDD3V3/2），當(dāng)負(fù)latch up電流注入IO PAD時(shí)P_BIAS中的N阱會(huì)收集電子，導(dǎo)致P_BIAS電位降低，進(jìn)而開啟N2和N3管，導(dǎo)致電源和地之間出現(xiàn)大電流，即使移除負(fù)向latchup測(cè)試電流，N2和N3管仍會(huì)保持開啟。

Fig7. Trigger path from IO PAD to neighboring nwell of EGNCAP from supply cell

Fig8. EGNCAP剖面圖

針對(duì)以上問題，對(duì)Invecas對(duì)RC-CLAMP電路進(jìn)行了修改，修改后的電路如圖9所示。最明顯的一個(gè)特征就是用EGNFET替換了EGNCAP電容，EGNFET是SOI器件，徹底消除了前邊提到的中間電位N阱（P_BIAS）收集電子的問題。還有其他小的修改，限于篇幅請(qǐng)自行閱讀論文。

Fig9. 第二版3.3V RC-CLAMP

3 Consideration anddiscussion

RC-CLAMP中的RC常數(shù)及管子尺寸該如何選??？這里提到的EGNCAP是一種varactor電容，不同于傳統(tǒng)MOS電容，其C-V曲線呈單調(diào)變化，什么地方會(huì)用到它呢？