實驗目的

• （1）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；
• （2）通過實驗理解和掌握奇偶校驗器原理；
• （3）掌握用Verilog HDL描述奇偶校驗器的方法。

實驗任務

設計一個4位奇偶校驗器電路。要求當輸入的4位二進制碼中有奇數(shù)個“1”時，輸出為“1”，否則輸出為“0”。

實驗原理

奇偶校驗，即判斷輸入變量中1的個數(shù)。當輸入變量中1的個數(shù)是奇數(shù)時，輸出為1。當輸入變量中1的個數(shù)是偶數(shù)時，輸出為0。真值表及邏輯表達式如下所示：

Y=A’B’C’D+A’B’CD’+A’BC’D’+A’BCD+AB’C’D’+AB’CD+ABC’D+ABCD’

經(jīng)過化簡得到：Y=A⊕B⊕C⊕D

邏輯電路

Verilog HDL建模描述

實驗步驟

1. 打開Lattice Diamond，建立工程。
2. 新建Verilog HDL設計文件，并鍵入設計代碼。
3. 綜合并分配管腳，將輸入信號(a,b,c,d)分配至撥碼開關(M7,M8,M9,M10)，將輸出信號led分配至板卡上的LED(N13)。
4. 構建并輸出編程文件，燒寫至FPGA的Flash之中。
5. 改變撥碼開關，觀察輸出結果。