您是否擔(dān)心 RTL 設(shè)計(jì)中的延遲？

您的設(shè)計(jì)是否有效并經(jīng)過(guò)優(yōu)化？

AMD Vitis HLS 可幫助您解決這些問(wèn)題。

通過(guò) Vitis HLS，您可將 C/C++ 函數(shù)綜合到 RTL 中，從而輕松創(chuàng)建復(fù)雜設(shè)計(jì)算法。

AMD Vitis HLS 工具允許用戶(hù)通過(guò)將 C/C++ 函數(shù)綜合成 RTL，輕松創(chuàng)建復(fù)雜的 FPGA 算法。Vitis HLS 工具與 Vivado Design Suite（用于綜合、布置和布線(xiàn)）及 Vitis 統(tǒng)一軟件平臺(tái)（用于所有異構(gòu)系統(tǒng)設(shè)計(jì)和應(yīng)用）高度集成。

使用 Vitis HLS 流程，用戶(hù)可針對(duì) C 代碼應(yīng)用指令，創(chuàng)建專(zhuān)門(mén)用于所需實(shí)現(xiàn)方案的 RTL。

不僅可從 C 語(yǔ)言源代碼創(chuàng)建多個(gè)設(shè)計(jì)架構(gòu)，而且還可啟用用于高質(zhì)量 Correct-by-Construction RTL 的路徑。

C 語(yǔ)言仿真可用于驗(yàn)證設(shè)計(jì)，支持比基于 RTL 的傳統(tǒng)仿真更快的迭代。

Vitis HLS 工具具有一系列豐富的分析及調(diào)試工具，其可促進(jìn)設(shè)計(jì)優(yōu)化。

全新推出的Vitis HLS資源，具有以下特點(diǎn)：

較之傳統(tǒng)的 RTL，Vitis HLS 可實(shí)現(xiàn)更快的設(shè)計(jì)驗(yàn)證和更高效的迭代

通過(guò) Vitis HLS，開(kāi)發(fā)者可使用 C/C++ 代碼中的自動(dòng) pragma 推理、流水線(xiàn)循環(huán)和函數(shù)等高級(jí)功能來(lái)滿(mǎn)足系統(tǒng)性能要求

審核編輯 ：李倩