逐次逼近型模數(shù)轉(zhuǎn)換器因其逐次逼近寄存器而稱為SAR ADC，適用于需要高達(dá)18位分辨率和高達(dá)5 MSPS的應(yīng)用。它們的優(yōu)點(diǎn)包括體積小、功耗低、無流水線延遲和易于使用。

主機(jī)處理器可以通過各種串行和并行接口（如SPI、I）訪問或控制ADC2C 和 LVDS。本文討論可靠集成數(shù)字接口的設(shè)計(jì)技術(shù)，包括數(shù)字電源電平和時(shí)序、導(dǎo)通期間的I/O狀態(tài)、接口時(shí)序、信號質(zhì)量以及數(shù)字活動(dòng)引起的誤差。

數(shù)字I/O電源電平和順序

大多數(shù)SAR ADC提供獨(dú)立的數(shù)字I/O電源輸入V。IOASNW駕駛，這決定了接口的工作電壓和邏輯兼容性。該引腳應(yīng)與主機(jī)接口（MCU、DSP 或 FPGA）電源電壓相同。數(shù)字輸入通常應(yīng)在DGND ? 0.3 V和V之間IO+ 0.3 V，避免違反絕對最大額定值。具有短走線的去耦電容應(yīng)連接在V之間IO引腳和 DGND。

采用多個(gè)電源工作的ADC可能具有明確定義的上電時(shí)序。應(yīng)用筆記AN-932：電源排序?yàn)檫@些ADC的電源設(shè)計(jì)提供了很好的參考。為避免正向偏置ESD二極管并在未知狀態(tài)下為數(shù)字內(nèi)核上電，請?jiān)诮涌陔娐分按蜷_I/O電源。模擬電源通常在I/O電源之前上電，但并非所有ADC都是如此。閱讀并遵循數(shù)據(jù)手冊，以確保順序正確。

開啟期間的數(shù)字 I/O 狀態(tài)

為了正確初始化，某些SAR ADC需要某些邏輯狀態(tài)或序列來實(shí)現(xiàn)數(shù)字功能，例如復(fù)位、待機(jī)或關(guān)斷。在所有電源穩(wěn)定后，施加指定的脈沖或組合，以保證ADC在預(yù)期狀態(tài)下啟動(dòng)。例如，RESET時(shí)需要至少50 ns的高脈沖，才能將AD7606配置為上電后正常工作。

在完全建立所有電源之前，不應(yīng)切換任何數(shù)字引腳。對于SAR ADC，轉(zhuǎn)換起始引腳CNVST可能對噪聲敏感。圖 1 顯示了一個(gè)示例，其中主機(jī) cPLD 將 CNVST 調(diào)高，而 AVCC、DVCC 和 V駕駛?cè)栽诩铀?。這可能會(huì)使AD7367處于未知狀態(tài)，因此主機(jī)應(yīng)保持CNVST低電平，直到電源完全建立。

圖1.在電源斜坡上升期間將CNVST調(diào)高可能會(huì)導(dǎo)致未知狀態(tài)。

數(shù)字接口時(shí)序

轉(zhuǎn)換完成后，主機(jī)可以通過串行或并行接口讀取數(shù)據(jù)。要正確讀取數(shù)據(jù)，請遵循特定的時(shí)序策略，例如SPI總線使用哪種模式。不要違反數(shù)字接口時(shí)序規(guī)范，尤其是ADC和主機(jī)的建立和保持時(shí)間。最大比特率由整個(gè)周期決定，而不僅僅是指定的最小時(shí)鐘周期。圖2和以下公式顯示了如何計(jì)算建立和保持時(shí)序裕量的示例。主機(jī)將時(shí)鐘發(fā)送到ADC，并從ADC讀取數(shù)據(jù)輸出。

圖2.設(shè)置并保持時(shí)序裕量。

t周期= t抖動(dòng)+ 噸設(shè)置+ 噸PROP_DATA+ 噸PROP_CLK+ 噸.DRV+ 噸邊緣

t周期： 時(shí)鐘周期 = 1/f時(shí)鐘

t抖動(dòng)：時(shí)鐘抖動(dòng)

t設(shè)置：主機(jī)設(shè)置時(shí)間

t拿：主機(jī)保持時(shí)間

tPROP_DATA：沿傳輸線從ADC到主機(jī)的數(shù)據(jù)傳播延遲

tPROP_CLK：沿傳輸線從主機(jī)到ADC的時(shí)鐘傳播延遲

t.DRV：時(shí)鐘上升沿/下降沿后的數(shù)據(jù)輸出有效時(shí)間

t邊緣：保證金時(shí)間，≥0表示滿足設(shè)置時(shí)間或保持時(shí)間;< 0 表示未滿足設(shè)置時(shí)間或保持時(shí)間。

主機(jī)的設(shè)置余量為

tMARGIN_SETUP = tCYCLE, min – tJITTER – tSETUP – tPROP_DATA – tPROP_CLK – tDRV, MAX

設(shè)置時(shí)間方程根據(jù)最大系統(tǒng)延遲項(xiàng)定義最小時(shí)鐘周期時(shí)間或最大頻率。它必須≥ 0 才能滿足時(shí)序規(guī)格。增加周期（降低時(shí)鐘頻率）以處理過多的系統(tǒng)延遲。對于總線上的緩沖器、電平轉(zhuǎn)換器、隔離器或其他附加組件，將額外的延遲添加到PROP_CLK和 tPROP_DATA.

同樣，主機(jī)的保持保證金為

tMARGIN_HOLD = tPROP_DATA + tPROP_CLK + tDRV – tJITTER – tHOLD

保持時(shí)間公式定義了最小系統(tǒng)延遲要求，以避免由于保持違規(guī)而導(dǎo)致的邏輯錯(cuò)誤。它必須≥ 0才能滿足時(shí)序規(guī)格。

許多帶有SPI接口的ADISAR ADC從CS或CNV的下降沿為MSB提供時(shí)鐘，而其余數(shù)據(jù)位則遵循SCLK的下降沿，如圖3所示。讀取 MSB 數(shù)據(jù)時(shí)，在方程中使用 <> 而不是 t.DRV.

圖3.AD7980 3線CS模式的SPI時(shí)序

因此，除了最大時(shí)鐘速率外，數(shù)字接口的最大工作速度還取決于建立時(shí)間、保持時(shí)間、數(shù)據(jù)輸出有效時(shí)間、傳播延遲和時(shí)鐘抖動(dòng)。

圖4顯示DSP主機(jī)在7980線CS模式下訪問AD3，V.IO= 3.3 V.DSP將SDO信號鎖存于SCLK的下降沿。DSP 指定 5 ns 最短建立時(shí)間和 2 ns 最短保持時(shí)間。對于典型的 FR-4 PC 板，傳播延遲約為 180 ps/in。緩沖器的傳播延遲為5 ns。CNV、SCLK 和 SDO 的總傳播延遲為

t支柱= 180 ps/英寸×（9 英寸 + 3 英寸）+ 5 納秒 = 7 納秒。

t抖動(dòng)= 1 ns。主機(jī)以 30 MHz 的頻率運(yùn)行 SCLK，因此周期= 33 ns。

tSETUP_MARGIN= 33 ns ? 1 ns – 5 ns – 7 ns – 11 ns – 7 ns = 2 ns

tHOLD_MARGIN=11 ns + 7 ns + 7 ns – 1 ns – 2 ns = 22 ns

建立裕量和保持裕量均為正裕量，因此SPI SCLK可以在30 MHz下運(yùn)行。

圖4.DSP和AD7980之間的數(shù)字接口

數(shù)字信號質(zhì)量

數(shù)字信號完整性，包括定時(shí)和信號質(zhì)量，確保信號：以指定的電壓電平接收;不要互相干擾;不要損壞其他設(shè)備;并且不污染電磁頻譜。信號質(zhì)量由許多術(shù)語指定，如圖5所示。本節(jié)將介紹過沖、振鈴、反射和串?dāng)_。

圖5.信號質(zhì)量的通用規(guī)格。

反射是阻抗不匹配的結(jié)果。當(dāng)信號沿走線傳播時(shí)，每個(gè)接口的瞬時(shí)阻抗都會(huì)發(fā)生變化。部分信號將反射回來，部分信號將繼續(xù)向下。反射會(huì)在接收器上產(chǎn)生過沖、下沖、振鈴和非單調(diào)時(shí)鐘邊沿。

過沖和下沖會(huì)損壞輸入保護(hù)電路或縮短IC的使用壽命。圖6顯示了AD7606的絕對最大額定值。數(shù)字輸入電壓應(yīng)介于 –0.3 V 和 V 之間駕駛+ 0.3 V.此外，V以上振鈴伊利諾伊州最大值或以下 VIH最小值可能會(huì)導(dǎo)致邏輯錯(cuò)誤。

圖6.AD7606的絕對最大額定值

要最大程度地減少反射，請執(zhí)行以下操作：

使跟蹤盡可能短

控制走線的特性阻抗

消除存根

使用適當(dāng)?shù)慕K止方案

使用環(huán)路面積小的實(shí)心金屬作為返回電流參考平面

使用較低的驅(qū)動(dòng)電流和壓擺率

許多軟件工具或網(wǎng)絡(luò)可用于計(jì)算走線的特性阻抗，例如 Polar Instruments Si9000 PCB 傳輸線場求解器。通過選擇傳輸線型號并設(shè)置介電類型和厚度、走線寬度、厚度和間隔等參數(shù)，可以輕松獲得特性阻抗。

IBIS是一種新興標(biāo)準(zhǔn)，用于描述IC數(shù)字I/O的模擬行為。布局前仿真可檢查時(shí)鐘分布、芯片封裝類型、電路板堆疊、網(wǎng)絡(luò)拓?fù)浜投私硬呗?。它還可以檢查串行接口時(shí)序約束，以指導(dǎo)放置和布局。后仿真驗(yàn)證設(shè)計(jì)是否滿足所有準(zhǔn)則和約束，并檢查反射、振鈴和串?dāng)_等違規(guī)行為。

圖7顯示了一個(gè)驅(qū)動(dòng)器通過1英寸微帶線連接到SCLK12，另一個(gè)驅(qū)動(dòng)器通過與微帶串聯(lián)的2 Ω電阻連接到SCLK43。

圖7.驅(qū)動(dòng)AD7606 SCLK。

圖8顯示了SCLK1上的大過沖，違反了–0.3 V至+3.6 V絕對最大額定值。串聯(lián)電阻降低了 SCLK2 上的壓擺率，使信號保持在規(guī)格范圍內(nèi)。

圖8.AD7606 過沖的IBIS模型仿真

串?dāng)_是通過互電容（電場）或互感（磁場）在平行傳輸線之間耦合能量。串?dāng)_量取決于信號的上升時(shí)間、平行線的長度以及它們之間的間距。

控制串?dāng)_的一些常見做法是：

增加行距

最小化并行運(yùn)行

使走線靠近參考金屬平面

使用適當(dāng)?shù)慕K止方案

降低信號壓擺率

數(shù)字活動(dòng)導(dǎo)致的性能下降

數(shù)字活動(dòng)會(huì)降低SAR ADC的性能，由于嘈雜的數(shù)字接地或電源、采樣時(shí)鐘抖動(dòng)和數(shù)字信號干擾，SNR會(huì)降低。

孔徑或采樣時(shí)鐘抖動(dòng)設(shè)定了SNR的限值，特別是對于高頻輸入信號。系統(tǒng)抖動(dòng)來自兩個(gè)來源：片內(nèi)采樣保持電路的孔徑抖動(dòng)（內(nèi)部抖動(dòng)）和采樣時(shí)鐘上的抖動(dòng)（外部抖動(dòng)）?？讖蕉秳?dòng)是采樣時(shí)間內(nèi)的轉(zhuǎn)換間變化，是ADC的函數(shù)。采樣時(shí)鐘抖動(dòng)通常是主要的誤差源，但兩種來源都會(huì)導(dǎo)致不同的模擬輸入采樣時(shí)間，如圖9所示。它們的影響是無法區(qū)分的。

總抖動(dòng)產(chǎn)生誤差電壓，ADC的總SNR受以下限制

其中，f 是模擬輸入頻率，tj 是總時(shí)鐘抖動(dòng)。

例如，對于10 kHz模擬輸入和1 ns總抖動(dòng)，SNR限制為84 dB。

圖9.采樣時(shí)鐘抖動(dòng)引起的誤差電壓。

數(shù)字輸出切換引起的電源噪聲應(yīng)與敏感的模擬電源隔離。分別對模擬和數(shù)字電源進(jìn)行去耦，特別注意接地返回電流路徑。

高精度SAR ADC對數(shù)字接口上的活動(dòng)很敏感，即使電源已正確去耦和隔離。突發(fā)時(shí)鐘通常比連續(xù)時(shí)鐘性能更好。數(shù)據(jù)手冊通常顯示接口不應(yīng)處于活動(dòng)狀態(tài)時(shí)的安靜時(shí)間。在這些時(shí)間（通常是采樣時(shí)刻和發(fā)生關(guān)鍵位決策時(shí)）最大限度地減少數(shù)字活動(dòng)在更高的吞吐率下可能具有挑戰(zhàn)性。

結(jié)論

仔細(xì)注意數(shù)字活動(dòng)，以確保SAR ADC的有效轉(zhuǎn)換。數(shù)字引起的誤差可能會(huì)使SAR ADC進(jìn)入未知狀態(tài)，導(dǎo)致故障或降低性能。本文應(yīng)幫助設(shè)計(jì)人員調(diào)查根本原因并提供解決方案。

審核編輯：郭婷