作為SpinalHDL語法篇的第一節(jié)，我們也從最簡單的開始。

Bool類型定義

Bool類型就是Verilog中的單bit類型，定義方式如下：

Example：

vala=Bool()
valb=True
valc=False
vald=Bool(1>2)

生成的Verilog代碼如下：

wirea;
wireb;
wirec;
wired;

assignb=1'b1;
assignc=1'b0;
assignd=1'b0;

邏輯運(yùn)算

下圖為官方的邏輯運(yùn)算解釋，也不翻譯了，很容易理解。

vale=a&b
valf=a|b
valg=a^b
valh=!a

vali=Bool()
i.set()
valj=Bool()
j.clear()

valk=True#這里必須有初值，否則下一句會報錯
k.clearWhen(b)

vall=True
when(b){
l:=False
}

valm=RegInit(False)#關(guān)于寄存器類型，這里先熟悉一下，后面章節(jié)會講到
m.riseWhen(b)

邊緣檢測

vala=Bool()
valb=False
when(a.edge()){
b:=True
}
valc=a.edge(False)

轉(zhuǎn)換后的代碼為：

moduleDemoBool(
inputclk,
inputreset
);

wirea;
regb;
rega_regNext;
wirewhen_DemoBool_l35;
rega_regNext_1;
wirec;

always@(*)begin
b=1'b0;
if(when_DemoBool_l35)begin
b=1'b1;
end
end

assignwhen_DemoBool_l35=(a^a_regNext);
assignc=(a^a_regNext_1);
always@(posedgeclk)begin
a_regNext<=?a;
??end

??always?@(posedge?clk?or?posedge?reset)?begin
????if(reset)?begin
??????a_regNext_1?<=?1'b0;
????end?else?begin
??????a_regNext_1?<=?a;
????end
??end

endmodule

valedgeBundle=myBool_2.edges(False)
when(edgeBundle.rise){
//dosomethingwhenarisingedgeisdetected
}
when(edgeBundle.fall){
//dosomethingwhenafallingedgeisdetected
}
when(edgeBundle.toggle){
//dosomethingateachedge
}

數(shù)值比對

審核編輯：湯梓紅