數(shù)字IC是傳遞、加工、處理數(shù)字信號的集成電路（Integrated Circuit, IC), 一般將其分為通用數(shù)字IC和專用數(shù)字IC。

數(shù)字IC前端設(shè)計(jì)，以架構(gòu)設(shè)計(jì)為起點(diǎn)，以生成可布局布線的網(wǎng)表級為終點(diǎn)。該過程主要包括：TRL編程、仿真驗(yàn)證、邏輯綜合（Design Compiler）、靜態(tài)時序分析（STA）、形式驗(yàn)證（Formality）。

1.RTL代碼設(shè)計(jì)

使用硬件描述語言（HDL ）將功能以代碼的形式描述實(shí)現(xiàn)，形成RTL代碼。

2.功能仿真驗(yàn)證

檢驗(yàn)RTL級的代碼設(shè)計(jì)的正確性。

常用工具：Mentor公司的Modelsim、Synopsys的VCS、Cadence的NC-Verilog等。

3.STA（靜態(tài)時序分析）

靜態(tài)時序分析屬于驗(yàn)證范疇，指的是在時序上對電路進(jìn)行驗(yàn)證，檢查電路是否存在建立時間（setup time）和保持時間（hold time）的違例（violation）。

常用工具：Synopsys的Prime Time。

4.邏輯綜合

將HDL代碼翻譯成門級網(wǎng)表Netlist。

常用工具：Synopsys的Design Compiler。

5.形式驗(yàn)證（Formality）

為保證在邏輯綜合過程中不改變原先HDL描述的電路功能，在功能上對綜合后的網(wǎng)表進(jìn)行的驗(yàn)證，就是形式驗(yàn)證。

常用方法：等價性檢查方法。即以功能驗(yàn)證后的HDL設(shè)計(jì)為參考，對比綜合后的網(wǎng)表功能，驗(yàn)證它們是否在功能上存在等價性。

常用工具：Synopsys的Formality。

審核編輯：劉清