今天繼續(xù)為大家解析聯(lián)發(fā)科技數(shù)字IC設(shè)計(jì)崗的筆試題。

16、【簡(jiǎn)答題】請(qǐng)用Verilog寫出以下邏輯

Interface signals如下：

input clk_ck;

input rst_b(async reset);

input req_in;

output req_in_ack;

input [31:0] data_in;

output data_out_vld;

output [31:0] data_out;

模塊功能需求如下：

1）模塊名為：filter_data_store

2）當(dāng)req_in和req_in_ack都為高時(shí)，說明本模塊有能力接收data_in的數(shù)據(jù)；

3）在data_in的數(shù)據(jù)中找到特殊字符32’hA1B9_0000，特殊字符前的數(shù)據(jù)全部丟棄，特殊字符后的資料全部收下來；

4）當(dāng)sync_fifo為非空的時(shí)候，將數(shù)據(jù)讀出放到data_out上，并用data_out_vld指示數(shù)據(jù)的有效性。（15分）

解析：本題目主要考察了利用同步fifo實(shí)現(xiàn)對(duì)輸入序列的檢測(cè)

本題是一道關(guān)于同步fifo應(yīng)用的題目，遇到這種類型的題目首先要根據(jù)題目中的要求逐條分析，然后依次在草稿紙上畫出大致的模塊框圖、波形圖，再編寫RTL代碼。

首先根據(jù)Interface signals需求1攜帶的信息，繪制出的模塊框圖如下所示：

然后根據(jù)需求2改進(jìn)模塊框圖如下：

然后繪制波形圖如下所示：

filter_data_store模塊的HDL代碼如下所示：

//------------------

01modulefilter_data_store(

02inputwireclk_ck,

03inputwirerst_b,

04inputwirereq_in,

05inputwire[31:0]data_in,

06

07outputregreq_in_ack,

08outputwire[31:0]data_out,

09outputregdata_out_vld

10);

11

12regdata_start;

13regdata_start_reg;

14wire[31:0]dout;

15wirefull;

16wireempty;

17

18always@(posedgeclk_ck ornegedgerst_b)

19if(!rst_b)

20req_in_ack <=1'b0;

21elseif(full ==1'b0)

22req_in_ack <=1'b1;

23elseif(empty ==1'b1)

24req_in_ack <=1'b0;

25

26always@(posedgeclk_ck ornegedgerst_b)

27if(!rst_b)

28data_start <=1'b0;

29elseif(req_in ==1'b1&&req_in_ack ==1'b1&&data_in ==32'hA1B9_0000)

30data_start <=1'b1;

31elseif(req_in ==1'b0)

32data_start <=1'b0;

33

34always@(posedgeclk_ck ornegedgerst_b)

35if(!rst_b)

36data_start_reg <=1'b0;

37else

38data_start_reg <=data_start;

39

40//-------sync_fifo_inst-------

41sync_fifo sync_fifo_inst(

42.clk_ck(clk_ck),//input clk_ck

43.rst_b (rst_b),//inputrst_b

44.wr_en (data_start),//inputwr_en

45.din (data_in),//input [31:0] din

46.rd_en (~empty),//input rd_en

47

48.dout (dout),//output [31:0] dout

49.full (full),//output full

50.empty (empty)//output empty

51);

52

53assigndata_out =dout;

54

55always@(posedgeclk_ck ornegedgerst_b)

56if(!rst_b)

57data_out_vld <=1'b0;

58elseif(data_start ==1'b0&&data_start_reg ==1'b1)

59data_out_vld <=1'b0;

60elseif(data_start_reg ==1'b1)

61data_out_vld <=1'b1;

62

63endmodule

//------------------