近日，Cadence Design Systems宣布，其 PHY 和控制器 IP 用于 TSMC N7、N6 和 N5 工藝中的 PCI Express? （PCIe?） 5.0 規(guī)范技術(shù)已在 4 月舉行的業(yè)界首個(gè) PCIe 5.0 規(guī)范合規(guī)性活動(dòng)中通過了 PCI-SIG? 的認(rèn)證測(cè)試。本次測(cè)試認(rèn)證所使用測(cè)試儀器，正是來自VIAVI公司PCIe 5.0分析儀 Xigig。

Cadence? 解決方案經(jīng)過充分測(cè)試，符合 PCIe 5.0 技術(shù) 32GT/s 的全速要求。該合規(guī)計(jì)劃為設(shè)計(jì)人員提供了測(cè)試程序，以評(píng)估其片上系統(tǒng) （SoC） 設(shè)計(jì)上的 PCIe 5.0 接口是否按預(yù)期運(yùn)行。

適用于 PCIe 5.0 技術(shù)的 Cadence IP 由 PHY、配套控制器和驗(yàn)證 IP （VIP） 組成，針對(duì)超高帶寬超大規(guī)模計(jì)算、網(wǎng)絡(luò)和存儲(chǔ)應(yīng)用的 SoC 設(shè)計(jì)。借助適用于 PCIe 5.0 架構(gòu)的 Cadence PHY 和控制器子系統(tǒng)，客戶可以設(shè)計(jì)出極其節(jié)能的 SoC，同時(shí)加快產(chǎn)品上市時(shí)間。

臺(tái)積電公司基礎(chǔ)設(shè)施設(shè)計(jì)管理部

副總裁 Suk Lee 表示：

“我們很高興 Cadence 認(rèn)證臺(tái)積電具備先進(jìn)工藝、全面的 IP 系列符合的 PCIe 5.0 協(xié)議?！?“我們與 Cadence 的持續(xù)密切合作正在幫助我們共同的客戶滿足嚴(yán)格的功率和性能要求，并通過受益于臺(tái)積電先進(jìn)技術(shù)的領(lǐng)先設(shè)計(jì)解決方案加速芯片創(chuàng)新?！?/p>

Cadence 公司副總裁兼

IP 集團(tuán)總經(jīng)理 Sanjive Agarwala 表示：

“Cadence 的 PCIe 5.0 認(rèn)證 PHY 和控制器 IP 經(jīng)我們的客戶驗(yàn)證是市場(chǎng)上最低的功耗，使他們能夠開發(fā)出極低能效的 SoC。通過我們的多通道片上子系統(tǒng)解決方案，我們的客戶可以看到在與其目標(biāo)應(yīng)用相匹配的外形尺寸中實(shí)現(xiàn)了 IP 合規(guī)性?！?/p>

VIAVI 實(shí)驗(yàn)室與生產(chǎn)業(yè)務(wù)部高級(jí)副總裁兼

總經(jīng)理 Tom Fawcett 表示：

“與之前的測(cè)試一致，Cadence 針對(duì) PCIe 5.0 規(guī)范的 PHY 和控制器測(cè)試芯片在我們的 Xgig 訓(xùn)練器和分析儀平臺(tái)上的合規(guī)性測(cè)試中表現(xiàn)出強(qiáng)大的性能。Cadence 在高帶寬超大規(guī)模 SoC IP 方面處于領(lǐng)先地位，他們?cè)?PCI-SIG 合規(guī)活動(dòng)中的成功記錄明確表明他們對(duì)其解決方案和整個(gè)技術(shù)的持續(xù)信心?！?/p>

英特爾公司技術(shù)創(chuàng)新總監(jiān)

Jim Pappas 表示：

“英特爾致力于通過開放的 PCI Express 標(biāo)準(zhǔn)進(jìn)行全行業(yè)的創(chuàng)新和嚴(yán)格的兼容性測(cè)試。Cadence 最新的 PHY 和控制器 IP 展示了他們對(duì) PCIe 5.0 性能和與我們的第 12 代英特爾酷睿和第 4 代英特爾至強(qiáng)可擴(kuò)展平臺(tái)互操作性的承諾?！?/p>

PCI-SIG 總裁兼主席 Al Yens 表示：

“作為 PCI-SIG 的長(zhǎng)期成員，Cadence 在 PCIe 技術(shù)的進(jìn)步中發(fā)揮著重要作用。通過參與合規(guī)計(jì)劃，Cadence 正在幫助推動(dòng) PCIe 架構(gòu)的持續(xù)采用?！?/p>

適用于 PCIe 5.0 架構(gòu)的 Cadence IP 支持公司的 Intelligent System Design? 戰(zhàn)略，可實(shí)現(xiàn)卓越的高級(jí)節(jié)點(diǎn) SoC 設(shè)計(jì)。適用于臺(tái)積電 N7、N6 和 N5 工藝技術(shù)的 PCIe 5.0 設(shè)計(jì)套件現(xiàn)已提供許可和交付。Cadence 在 TSMC 先進(jìn)工藝中的全面設(shè)計(jì) IP 解決方案組合還包括 112G、56G、die-to-die （D2D） 和高級(jí)存儲(chǔ)器 IP 解決方案。