1.modelsim編譯vivado庫(kù)

1）雙擊啟動(dòng)vivado軟件，如下圖操作。

2）Simulator：選對(duì)應(yīng)的，

Language：都選all，

Verilog與vhdl都用可能用到，

Library：unisim 功能仿真，simprim 時(shí)序仿真，選擇all，

Famliy：如下圖看你用那些，全勾選的話編譯時(shí)間會(huì)很長(zhǎng)而且會(huì)很大，所以按需要勾選。

3）編譯庫(kù)存放位置，一般都是放置到modelsim目錄下面，需要自己新建文件夾并命名，如圖所示。

4）編譯器路徑，vivado會(huì)自動(dòng)識(shí)別出路徑，沒(méi)有的話自己手動(dòng)添加，選到win64文件夾就行了。

5）配置完成，點(diǎn)擊Complie就進(jìn)行編譯后面有下圖警告，可以不用在意，這警告的意思是vivado2018.3適合modelsim10.6c版本，要求不高可以忽略。

最后出現(xiàn)下圖信息列表，沒(méi)有錯(cuò)誤最好，警告可以忽略。

2.指定modelsim安裝路徑和編譯庫(kù)

啟動(dòng)vivado 進(jìn)入Tools —> setting，按下圖操作，對(duì)應(yīng)你用的仿真器，最后點(diǎn)擊Apply，OK退出。

3.選擇vivado仿真的工具、tb文件以及編譯庫(kù)路徑。

1）Tools -> Setting -> Simulation，如藍(lán)框所示：

4.設(shè)置完成后啟動(dòng)仿真。

但是這樣是聯(lián)合仿真，每次修改設(shè)計(jì)重新啟動(dòng)仿真都需要退出modelsim，回到vivado重新啟動(dòng)。這樣費(fèi)時(shí)費(fèi)力，效率極低。因此下面開始怎么實(shí)現(xiàn)自動(dòng)化獨(dú)立仿真。

5.自動(dòng)化獨(dú)立仿真

接著第4步，vivado啟動(dòng)modelsim后不要退出。

1）vivado自動(dòng)在工程目錄下生成下面的目錄和文件，紅框中就是我們需要改的。

2）修改tb_sim_wave.do文件，把模塊信號(hào)添加到波形顯示。

3）修改tb_sim_simulate.do文件，這個(gè)文件我只修改了仿真時(shí)間?？梢钥闯鲞@個(gè)do文件調(diào)用了tb_sim.udo，這個(gè)文件應(yīng)該可以用戶自己添加，具體我現(xiàn)在也不知道，明白了以后再來(lái)分享。

4）修改修改tb_sim_compile.do文件，這個(gè)文件最后一行是quit ，把這行注釋掉或者刪除，添加 do tb_sim_simulate.do 命令。

5）在modelsim 命令框輸入 do tb_sim_compile.do ，就可以獨(dú)立并且自動(dòng)化仿真了。

6）以后就可以直接雙擊simulate.bat文件啟動(dòng)modelsim，這兒要記得輸入 do tb_sim_compile.do 這個(gè)命令，而不是 do tb_sim_simulate.do。

7）.bat文件無(wú)法啟動(dòng)modelsim問(wèn)題請(qǐng)看：

modelsim自動(dòng)化仿真 運(yùn)行.bat閃退問(wèn)題

4.總結(jié)

這是其中一種自動(dòng)化仿真的方法，是自己摸索出來(lái)的（還有一種方法我沒(méi)試過(guò)），有問(wèn)題或者有更好的建議希望多多交流！??！

編輯：jq