亞穩(wěn)態(tài)是我們在設(shè)計經(jīng)常遇到的問題。這個錯誤我在很多設(shè)計中都看到過。有人可能覺得不以為然，其實你現(xiàn)在沒有遇到問題只能說明：

1.你的發(fā)貨量還沒到一定的量級。

2.你很幸運。

當(dāng)問題一旦發(fā)生的時候，亞穩(wěn)態(tài)的問題是非常難以定量的分析的，甚至復(fù)現(xiàn)也是非常困難的。為了不讓這樣的“玄學(xué)”問題困擾我們，我們在設(shè)計調(diào)試的時候，首先要把這類問題規(guī)避，才有助于我們撥開迷霧，找到問題的原因。設(shè)計的檢視也非常重要，不能說功能測試通過了，小批量發(fā)貨沒有問題產(chǎn)品就沒有潛在的隱患。

亞穩(wěn)態(tài)與設(shè)計可靠性

設(shè)計數(shù)字電路時大家都知道同步是非常重要的，特別當(dāng)要輸入一個信號到一個同步電路中，但是該信號由另一個時鐘驅(qū)動時，這是要在接口處采取一些措施，使輸入的異步信號同步化，否則電路將無法正常工作，因為輸入端很可能出現(xiàn)亞穩(wěn)態(tài)（Metastability），導(dǎo)致采樣錯誤。這里我們對亞穩(wěn)態(tài)的起因、危害、對可靠性的影響和消除仿真做一些介紹。

1．亞穩(wěn)態(tài)發(fā)生的原因

在同步系統(tǒng)中，如果觸發(fā)器的setup time / hold time不滿足，就可能產(chǎn)生亞穩(wěn)態(tài)，此時觸發(fā)器輸出端Q在有效時鐘沿之后比較長的一段時間處于不確定的狀態(tài)，在這段時間里Q端毛刺、振蕩、固定的某一電壓值，而不是等于數(shù)據(jù)輸入端D的值。這段之間成為決斷時間（resolution time）。經(jīng)過resolution time之后Q端將穩(wěn)定到0或1上，但是究竟是0還是1，這是隨機(jī)的，與輸入沒有必然的關(guān)系。

2．亞穩(wěn)態(tài)的危害

由于輸出在穩(wěn)定下來之前可能是毛刺、振蕩、固定的某一電壓值，因此亞穩(wěn)態(tài)除了導(dǎo)致邏輯誤判之外，輸出0～1之間的中間電壓值還會使下一級產(chǎn)生亞穩(wěn)態(tài)（即導(dǎo)致亞穩(wěn)態(tài)的傳播）。
邏輯誤判有可能通過電路的特殊設(shè)計減輕危害（如異步FIFO中Gray碼計數(shù)器的作用），而亞穩(wěn)態(tài)的傳播則擴(kuò)大了故障面，難以處理。

3．亞穩(wěn)態(tài)的解決辦法

只要系統(tǒng)中有異步元件，亞穩(wěn)態(tài)就是無法避免的，因此設(shè)計的電路首先要減少亞穩(wěn)態(tài)導(dǎo)致錯誤的發(fā)生，其次要使系統(tǒng)對產(chǎn)生的錯誤不敏感。前者要靠同步來實現(xiàn)，而后者根據(jù)不同的設(shè)計應(yīng)用有不同的處理辦法。用同步來減少亞穩(wěn)態(tài)發(fā)生機(jī)會的典型電路如圖1所示。

在圖1中，左邊為異步輸入端，經(jīng)過兩級觸發(fā)器同步，在右邊的輸出將是同步的，而且該輸出基本不存在亞穩(wěn)態(tài)。其原理是即使第一個觸發(fā)器的輸出端存在亞穩(wěn)態(tài)，經(jīng)過一個CLK周期后，第二個觸發(fā)器D端的電平仍未穩(wěn)定的概率非常小，因此第二個觸發(fā)器Q端基本不會產(chǎn)生亞穩(wěn)態(tài)。注意，這里說的是“基本”，也就是無法“根除”，那么如果第二個觸發(fā)器Q出現(xiàn)了亞穩(wěn)態(tài)會有什么后果呢？后果的嚴(yán)重程度是由你的設(shè)計決定的，如果系統(tǒng)對產(chǎn)生的錯誤不敏感，那么系統(tǒng)可能正常工作，或者經(jīng)過短暫的異常之后可以恢復(fù)正常工作，例如設(shè)計異步FIFO時使用格雷碼計數(shù)器當(dāng)讀寫地址的指針就是處于這方面的考慮。如果設(shè)計上沒有考慮如何降低系統(tǒng)對亞穩(wěn)態(tài)的敏感程度，那么一旦出現(xiàn)亞穩(wěn)態(tài)，系統(tǒng)可能就崩潰了。

4．亞穩(wěn)態(tài)與系統(tǒng)可靠性
使用同步電路以后，亞穩(wěn)態(tài)仍然有發(fā)生的可能，與此相連的是MTBF（Mean Time Between Failure），亞穩(wěn)態(tài)的發(fā)生概率與時鐘頻率無關(guān)，但是MTBF與時鐘有密切關(guān)系。有文章提供了一個例子，某一系統(tǒng)在20MHz時鐘下工作時，MTBF約為50年，但是時鐘頻率提高到40MHz時，MTBF只有1分鐘！可見降低時鐘頻率可以大大減小亞穩(wěn)態(tài)導(dǎo)致系統(tǒng)錯誤的出現(xiàn)，其原因在于，提供較長的resolution time可減小亞穩(wěn)態(tài)傳遞到下一級的機(jī)會，提高系統(tǒng)的MTBF，如圖2所示。

5．總結(jié)
亞穩(wěn)態(tài)與設(shè)計可靠性有非常密切的關(guān)系，當(dāng)前對很多設(shè)計來說，實現(xiàn)需要的功能并不困難，難的是提高系統(tǒng)的穩(wěn)定性、可靠性，較小亞穩(wěn)態(tài)發(fā)生的概率，并降低系統(tǒng)對亞穩(wěn)態(tài)錯誤的敏感程度可以提高系統(tǒng)的可靠性。

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